一种基于SEDRAM的堆叠式Cache系统、控制方法和Cache装置制造方法及图纸

本发明专利技术涉及一种基于SEDRAM的堆叠式Cache系统、控制方法和Cache装置，该堆叠式Cache系统集成于多层键合晶圆，并包括高速缓冲存储器、Cache控制器及SEDRAM控制器；多层键合晶圆包括存储晶圆结构和处理器晶圆结构；SEDRAM单元集成于存储晶圆结构中的每一层存储晶圆中，并用作高速缓冲存储器的存储空间；处理器晶圆结构集成有CPU、Cache控制器、SEDRAM控制器及内存控制器。上述Cache系统采用集成于存储晶圆结构每一层存储晶圆的SEDRAM单元作为高速缓冲存储器的存储空间，可以极大地提高高速缓冲存储器的容量和带宽，提高高速缓冲存储器的命中率，加快热点数据的读取速度，提升CPU内部读取数据的命中率，同时还可以节省处理器芯片的存储资源。的存储资源。的存储资源。

【技术实现步骤摘要】
一种基于SEDRAM的堆叠式Cache系统、控制方法和Cache装置


[0001]本专利技术涉及计算机存储器
，具体涉及一种基于SEDRAM的堆叠式Cache系统、控制方法和Cache装置。

技术介绍

[0002]现有技术中，高速缓冲存储器（Cache）是一种小容量的高速存储器，由快速SRAM（Static Random
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Access Memory）存储元件组成，可以直接集成在CPU（Central Processing Unit，中央处理器）芯片内。在CPU和内存之间设置高速缓存Cache，把内存中被频繁访问的活跃程序块和数据块复制到Cache中，以提高CPU读写指令和数据的速度。由于程序访问的局部性，在大多数情况下，CPU能直接从Cache中取得指令和数据，而不必访问内存。
[0003]SRAM的集成度较低，相同容量的DRAM（Dynamic Random Access Memory，动态随机存取存储器）内存可以设计为较小的体积，但SRAM却需要很大的体积，而且价格较高，这也是不能将缓存容量做大的重要原因，容量增大必然导致CPU内部晶体管数量的增加，要在有限的CPU面积上集成更大的缓存，对制造工艺要求更高。例如IBM最新的Power9处理器，其缓存容量只有120MB；而Intel的服务器级芯片至强Platinum的缓存容量也只有38.5MB。

技术实现思路

[0004]本专利技术提供了一种基于SEDRAM的堆叠式Cache系统、控制方法和Cache装置，该堆叠式Cache系统采用SEDRAM（Stacking Embedded Dynamic Random Access Memory，三维堆叠嵌入式动态随机存储器）单元作为高速缓冲存储器（Cache）的存储空间，处理器晶圆和集成SEDRAM单元的存储晶圆直接键合连接，大幅度增加Cache容量，可以将Cache容量提高到GB（Gigabyte，2
20
字节）量级，与传统Cache容量相比至少可以提高一个数量级。
[0005]第一方面，本专利技术提供一种基于SEDRAM的堆叠式Cache系统，所述堆叠式Cache系统集成于多层键合晶圆，并包括：高速缓冲存储器（Cache）、Cache控制器以及SEDRAM控制器；所述多层键合晶圆包括存储晶圆结构和处理器晶圆结构；所述存储晶圆结构包括至少一层存储晶圆；所述处理器晶圆结构包括至少一层处理器晶圆；SEDRAM单元集成于所述存储晶圆结构的每一层存储晶圆中，并用作所述高速缓冲存储器的存储空间；所述处理器晶圆结构，集成有CPU、Cache控制器、SEDRAM控制器及内存控制器；晶圆之间通过键合结构进行管脚对管脚（Pin to Pin）的数据直接传输；所述晶圆之间通过键合结构进行管脚对管脚的数据直接传输，包括：所述存储晶圆结构中的存储晶圆与所述处理器晶圆结构中的处理器晶圆之间通过键合结构进行管脚对管脚的数据直接传输；
所述存储晶圆结构中的存储晶圆之间通过键合结构进行管脚对管脚的数据直接传输；所述处理器晶圆结构中的处理器晶圆之间通过键合结构进行管脚对管脚的数据直接传输。
[0006]结合上述第一方面，在第二种可能的实现方式中，所述Cache控制器用于判断所述高速缓冲存储器是否命中，向所述CPU、所述SEDRAM控制器以及所述内存控制器发出相应的命令操作及数据交互请求；所述SEDRAM控制器控制读出或写入所述SEDRAM单元的内容。
[0007]结合上述第一方面的第二种可能的实现方式，在第三种可能的实现方式中，所述SEDRAM单元存储的内容，包括控制域（Cache Control）和Cache数据域（Cache Data），所述控制域包括Cache状态域（Cache State）、Cache标签域（Cache Tag）。
[0008]结合上述第一方面的第三种可能的实现方式，在第四种可能的实现方式中，所述控制域还包括目录域（Directory）信息。
[0009]结合上述第一方面，在第五种可能的实现方式中，所述处理器晶圆结构所述堆叠式Cache系统，还包括集成于所述处理器晶圆结构的有Cache SRAM，所述SEDRAM单元和Cache SRAM用作所述高速缓冲存储器的存储空间。
[0010]结合上述第一方面的第五种可能的实现方式，在第六种可能的实现方式中，所述Cache控制器用于判断所述高速缓冲存储器是否命中，向所述CPU、所述SEDRAM控制器以及所述内存控制器发出相应的命令操作及数据交互请求；所述SEDRAM控制器控制读出或写入所述SEDRAM单元的内容；所述Cache控制器还用于读出或写入所述Cache SRAM中存储的内容。
[0011]结合上述第一方面的第六种可能的实现方式，在第七种可能的实现方式中，所述SEDRAM单元存储的内容为Cache数据域；所述Cache SRAM存储的内容为控制域；所述控制域包括Cache状态域和Cache标签域。
[0012]结合上述第一方面的第七种可能的实现方式，在第八种可能的实现方式中，所述控制域还包括有目录域信息。
[0013]结合第一方面、第一种可能的实现方式、第二种可能的实现方式、第三种可能的实现方式、第四种可能的实现方式、第五种可能的实现方式、第六种可能的实现方式、第七种可能的实现方式、第八种可能的实现方式，在第九种可能的实现方式中，采用所述SEDRAM单元作为所述高速缓冲存储器其中任一级的高速缓冲存储器的存储空间。
[0014]结合上述第一方面的第九种可能的实现方式，在第十种可能的实现方式中，所述处理器晶圆结构设置一层处理器晶圆，所述存储晶圆结构设置一层或两层存储晶圆。
[0015]结合第一方面、第一种可能的实现方式、第二种可能的实现方式、第三种可能的实现方式、第四种可能的实现方式、第五种可能的实现方式、第六种可能的实现方式、第七种可能的实现方式、第八种可能的实现方式，在第十一种可能的实现方式中，所述处理器晶圆结构设置一层处理器晶圆，所述存储晶圆结构设置一层或两层存储晶圆。
[0016]第二方面，提供一种用于上述技术方案提供的任意一种堆叠式Cache系统的Cache控制方法，所述Cache控制方法将集成于存储晶圆结构每一层的存储晶圆的SEDRAM单元，作
为高速缓冲存储器的整体存储空间进行控制，控制域和Cache数据域都存储在所述SEDRAM单元中，具体步骤如下：第一步骤：集成于处理器晶圆结构的CPU输出访存地址；第二步骤：根据访存地址，集成于所述处理器晶圆结构的Cache控制器发送读请求给集成于所述处理器晶圆结构的SEDRAM控制器，所述SEDRAM控制器从所述SEDRAM单元中读出所需要的Cache Line，所述Cache Line包括所述控制域和所述Cache数据域（Cache Data），所述控制域包括Cache状态域（Cache State）和Cache标签域（Cache Tag）；第三步骤：对访存地址中对应于Tag的位与所述Cache 本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于SEDRAM的堆叠式Cache系统，其特征在于，所述堆叠式Cache系统集成于多层键合晶圆，并包括：高速缓冲存储器、Cache控制器以及SEDRAM控制器；所述多层键合晶圆包括存储晶圆结构和处理器晶圆结构；所述存储晶圆结构包括至少一层存储晶圆；所述处理器晶圆结构包括至少一层处理器晶圆；SEDRAM单元集成于所述存储晶圆结构的每一层存储晶圆中，并用作所述高速缓冲存储器的存储空间；所述处理器晶圆结构，集成有CPU、Cache控制器、SEDRAM控制器及内存控制器；晶圆之间通过键合结构进行管脚对管脚的数据直接传输；所述晶圆之间通过键合结构进行管脚对管脚的数据直接传输，包括：所述存储晶圆结构中的存储晶圆与所述处理器晶圆结构中的处理器晶圆之间通过键合结构进行管脚对管脚的数据直接传输；所述存储晶圆结构中的存储晶圆之间通过键合结构进行管脚对管脚的数据直接传输；所述处理器晶圆结构中的处理器晶圆之间通过键合结构进行管脚对管脚的数据直接传输。2.根据权利要求1所述的堆叠式Cache系统，其特征在于，所述Cache控制器用于判断所述高速缓冲存储器是否命中，向所述CPU、所述SEDRAM控制器以及所述内存控制器发出相应的命令操作及数据交互请求；所述SEDRAM控制器控制读出或写入所述SEDRAM单元的内容。3.根据权利要求2所述的堆叠式Cache系统，其特征在于，所述SEDRAM单元存储的内容，包括控制域和Cache数据域，所述控制域包括Cache状态域、Cache标签域。4.根据权利要求3所述的堆叠式Cache系统，其特征在于，所述控制域还包括目录域信息。5.根据权利要求1所述的堆叠式Cache系统，其特征在于，所述处理器晶圆结构还包括集成于所述处理器晶圆结构的Cache SRAM，所述SEDRAM单元和Cache SRAM用作所述高速缓冲存储器的存储空间。6.根据权利要求5所述的堆叠式Cache系统，其特征在于，所述Cache控制器用于判断所述高速缓冲存储器是否命中，向所述CPU、所述SEDRAM控制器以及所述内存控制器发出相应的命令操作及数据交互请求；所述SEDRAM控制器控制读出或写入所述SEDRAM单元的内容；所述Cache控制器还用于读出或写入所述Cache SRAM中存储的内容。7.根据权利要求6所述的堆叠式Cache系统，其特征在于，所述SEDRAM单元存储的内容为Cache数据域；所述Cache SRAM存储的内容为控制域；所述控制域包括Cache状态域和Cache标签域。8.根据权利要求7所述的堆叠式Cache系统，其特征在于，所述控制域还包括有目录域信息。9.根据权利要求1
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8任一项所述的堆叠式Cache系统，其特征在于，采用所述SEDRAM单元作为所述高速缓冲存储器的其中任一级的高速缓冲存储器的存储空间。
10.根据权利要求9所述的堆叠式Cache系统，其特征在于，所述处理器晶圆结构设置一层处理器晶圆，所述存储晶圆结构设置一层或两层存储晶圆。11.根据权利要求1
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8任一项所述的堆叠式Cache系统，其特征在于，所述处理器晶圆结构设置一层处理器晶圆，所述存储晶圆结构设置一层或两层存储晶圆。12.一种用于如权利要求1
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4中任一项所述的堆叠式Cache系统的Cache控制方法，其特征在于，所述Cache控制方法将集成于存储晶圆结构每一层的存储晶圆的SEDRAM单元，作为高速缓冲存储器的整体存储空间进行控制，控制域和Cache数据域都存储在所述SEDRAM单元中，具体步骤如下：第一步骤：集成于处理器晶圆结构的CPU输出访存地址；第二步骤：根据访存地址，集成于所述处理器晶圆结构的Cache控制器发送读请求给集成于所述处理器晶圆结构的SEDRAM控制器，所述SEDRAM控制器从所述SEDRAM单元中读出所需要的Cache Line，所述Cache Line包括所述控制域和所述Cache数据域，所述控制域包括Cache状态域和Cache标签域；第三步骤：对访存地址中对应于Tag的位与所述Cache Line中的所述Cache标签域进行地址比较；第四步骤：如果访存地址对应于Tag的位与其中一路的Cache标签域完全相同、且所述Cache Line的状态位处于有效状态，则判断所述高速缓冲存储器访问命中，否则判断所述高速缓冲存储器访问未命中；第五步骤：当所述高速缓冲存储器访问命中后，所述Cache控制器直接把所述Cache Line中的所述Cache数据域内容读回到CPU中，作为本次访存操作的结果，并直接执行第十步骤；第六步骤：当所述高速缓冲存储器访问未命中时，如果存在下一级高速缓冲存储器，所述Cache控制器向下一级高速缓冲存储器发送访存操作请求，并等待所述访存操作请求所对应的数据返回；当所述访存操作请求所对...

【专利技术属性】
技术研发人员：赵继业，郇丹丹，
申请(专利权)人：北京微核芯科技有限公司，
类型：发明
国别省市：