并行总线协议以及基于协议实现板间数据交互的方法技术

本发明专利技术公开一种并行总线协议以及基于协议实现板间数据交互的方法，应用在跨单板的两个可编辑逻辑器件之间使用并行数据总线与CPU的localbus总线进行数据交互的场景，以便完成有CPU单板对无CPU单板的访问，所述并行数据总线包括一根时钟信号线，一根起始信号线，n根并行信号线；所述n位并行信号线用于传输读写指示信号，多位地址信号和16位数据信号；并行信号线的读写状态机周期跟16/n的值有关，当n值越大，状态机的周期越小，当n值越小，状态机的周期越大。本发明专利技术的并行总线在总线数量上相比IFC总线数量，节约了连接器成本；相比于SMI等串行总线，访问效率得到了很大提高，且不存在访问地址空间的限制。

【技术实现步骤摘要】
并行总线协议以及基于协议实现板间数据交互的方法
本专利技术涉及网络通信技术，更具体的说，是一种并行总线协议以及基于协议实现板间数据交互的方法。
技术介绍
在低端通信设备迅速发展的今天，各通信设备制造商竞争越来越激烈，不仅要求功能满足要求，还要求成本更有竞争力。目前在通讯设备架构中，按照单板功能分：主控，线卡，接口卡，背板等单板。主控板必有CPU用于本板各芯片的配置，但为了节约成本接口卡可以不用CPU,且系统中接口卡数量较多，如果每一块接口卡都节约一片CPU的话，整个系统的成本就显示出了优势。接口卡在不使用CPU的时候，本板各芯片的配置还需要实现，这就需要把主控板CPU的地址，数据，片选，读写使能等信号通过背板送到接口卡，一般情况下CPU的LOCALBUS总线解码后会有20多位的地址线，16位的数据线以及4位的读、写、片选、时钟等信号，如果不进行编码通过背板连接器送到接口卡，会占用2-3个背板连接器，这样不仅增加了连接器成本而且会使系统设备体积变大进而增加整个系统设备的成本。目前最节约连接器的是两线编解码如SMI，I2C等总线都是串行的，读写一次本文档来自技高网...

【技术保护点】
1.一种并行总线协议，应用在跨单板的两个可编辑逻辑器件之间使用并行数据总线与CPU的localbus总线进行数据交互的场景，以便完成有CPU单板对无CPU单板的访问，其特征在于：所述并行数据总线包括一根时钟信号线，一根起始信号线，n根并行信号线；/n所述时钟信号线边沿用于n位并行信号线的读和写；/n所述起始信号线用低电平或者高电平来指示读写状态机的开始；/n所述n位并行信号线用于传输读写指示信号，多位地址信号和16位数据信号；并行信号线的读写状态机周期跟16/n的值有关，当n值越大，状态机的周期越小，当n值越小，状态机的周期越大。/n

【技术特征摘要】
1.一种并行总线协议，应用在跨单板的两个可编辑逻辑器件之间使用并行数据总线与CPU的localbus总线进行数据交互的场景，以便完成有CPU单板对无CPU单板的访问，其特征在于：所述并行数据总线包括一根时钟信号线，一根起始信号线，n根并行信号线；
所述时钟信号线边沿用于n位并行信号线的读和写；
所述起始信号线用低电平或者高电平来指示读写状态机的开始；
所述n位并行信号线用于传输读写指示信号，多位地址信号和16位数据信号；并行信号线的读写状态机周期跟16/n的值有关，当n值越大，状态机的周期越小，当n值越小，状态机的周期越大。


2.根据权利要求1所述的一种并行总线协议，其特征在于：n是大于1位，且小于等于8位的信号线，具体n的赋值基于设计中单板的布局空间以及成本。


3.根据权利要求2所述的一种并行总线协议，其特征在于：n＝4。


4.一种根据权利要求3所述的并行总线协议实现带CPU单板localbus总线转本发明6线并行总线协议的方法，其特征在于：所述6线并行总线指1根的CLK信号线，1根帧起始信号线frame，4根并行信号线用于传输读写标志位，地址信号，数据信号，所述方法包括以下步骤：
步骤101，系统上电后，给整板逻辑进行复位，解复位处理，解复位后把CPU输出的localbus时钟赋值给CLK信号线送到其他单板，所有计数器和状态机运行都是以此时钟为参考；
步骤102，定义5bit计数寄存器R_cycle_cnt[4:0]并赋初始值0，用于指示读写状态机，且用CPU送出的localbus的cs,rd,wr信号有效信号边沿触发计数器的计数；定义4bit的R_ad[3:0]寄存器，赋初值0，用于把地址数据等信息传递给4根并行信号线；定义1bitR_frame,赋初值1，用于把信号传递给帧起始信号线frame；
步骤103，当检测到cs，rd信号有效时，触发R_cycle_cnt计数器加1，同时判断当R_cycle_cnt＝1时，R_frame赋值0，标志读写周期的开始，R_ad赋值读指示信号4’h0，指示CPU读；
步骤104，R_cycle_cnt＝2到6时，R_ad赋值5组20bit的寄存器地址送到从设备，且在R_cycle_cnt＝2时，R_frame赋值1；
步骤105，发送完地址后，需要等待一定数量的时钟周期，具体可以根据从设备localbus读时序来决定，等待一定周期后，然后从4根并行信号线顺序接收4组16bit的数据到本板CPU，完成CPU的读操作；
步骤106，当检测到cs，wr信号有效时，触发R_cycle_cnt计数器加1，同时判断当R_cycle_cnt＝1时，R_frame赋值0，标志读写周期的开始，R_ad赋值写指示信号4’h1，指示CPU写；
步骤107，R_cycle_cnt＝2到6时，R_ad赋值5组20bit的寄存器地址到从设备；
步骤108，发送完地址后，紧接着在R_cycle_cnt＝7到10时R_ad赋值4组16bit的数据，送到从设备，完成CPU的写操作；
步骤109，当读写状态机还在运行时，R_cycle_cnt为其他值...

【专利技术属性】
技术研发人员：蒋连凤，
申请(专利权)人：安徽皖通邮电股份有限公司，
类型：发明
国别省市：安徽;34