一种FPGA数据读写方法、装置、设备及可读存储介质制造方法及图纸

本发明专利技术公开了一种FPGA数据读写方法，该方法在FPGA中的某些应用需要与外部存储器进行数据交互的各种场景中，为了减少读数据响应延时时间带来的效率瓶颈，利用FPGA设计一种cache高速缓存控制器，将cache通过在FPGA平台上用硬件资源进行实现，在cache存储器中存储有相应数据时，FPGA平台无需与外部存储器进行交互，利用cache的高速数据读写特性，客户端直接与cache存储器进行数据交互，使得FPGA能在较短的时间内向应用模块返回数据结果，提高数据处理性能，可以满足在FPGA平台上的各种高速应用。本发明专利技术还公开了一种FPGA数据读写装置、设备及可读存储介质，具有相应的技术效果。

【技术实现步骤摘要】
一种FPGA数据读写方法、装置、设备及可读存储介质
本专利技术涉及存储
，特别是涉及一种FPGA数据读写方法、装置、设备及可读存储介质。
技术介绍
在各种FPGA(现场可编程门阵列)平台的应用设计中，主要有两类缓存介质，一类是内部RAM(随机存储器，断电将丢失存储内容)，访问速度快，但是容量小造价贵，另一类是片外内存，比如DDR(双倍速率同步动态随机存储器)和QDR(四倍速率同步动态随机存储器，在DDR基础上，拥有独立的写接口和读接口)等，访问速度慢，但是容量大，造价低。因此，综合考虑，一般大数据量应用场景下会以牺牲访问速度作为代价，选择使用DDR和QDR作为数据缓存媒介。但是在FPGA与片外内存进行数据交互的各种场景中，如何减少读数据响应延时时间带来的效率瓶颈，这在对速度敏感的各种应用设计中有着至关重要的作用。但是目前针对于此并没有很好的解决方式。综上所述，如何提升FPGA与片外内存之间的数据访问速度，减少数据响应延时，是目前本领域技术人员急需解决的技术问题。
技术实现思路
本专利技术的目的是提供一种FPGA数据读写方法、装置、设备及可读存储介质，可以提升FPGA与片外内存之间的数据访问速度，减少数据响应延时。为解决上述技术问题，本专利技术提供如下技术方案：当接收到FPGA发送的数据读写请求后，确定所述数据读写请求对应的目标地址；根据cache高速存储模块的相关表中记录的地址信息判断所述目标地址对应的目标数据是否在cache存储器中；若是，调用所述cache存储器中的数据进行请求响应。可选地，根据cache高速存储模块的相关表中记录的地址信息判断所述目标地址对应的目标数据是否在cache存储器中，包括：将所述目标地址按区、组、块、突发进行地址拆分；根据拆分后的地址查询相关表中是否存在对应的cache地址；若存在，判定所述目标数据在所述cache存储器中；若不存在，判定所述目标数据不在所述cache存储器中。可选地，根据拆分后的地址查询相关表中是否存在对应的cache地址，包括：根据预设地址映射规则对所述拆分后的地址进行地址映射，得到映射结果；判断预设RAM中是否存储有所述映射结果；若没有，判定查询相关表中存在所述拆分后的地址对应的cache地址；若没有，判定查询相关表中不存在所述拆分后的地址对应的cache地址。可选地，所述FPGA数据读写方法还包括：当所述数据读写请求为数据读请求，若所述目标数据不在所述cache存储器中，将无用数据对应的存储空间作为空闲存储空间；其中，所述无用数据为根据次数计数表确定的老化数据或读写次数少的数据；将外部存储器中所述目标地址对应的数据存储至所述cache高速存储模块中的所述空闲存储空间，并将所述数据反馈至所述应用模块。可选地，在将外部存储器中所述目标地址对应的数据存储至所述cache高速存储模块中的所述空闲存储空间之前，还包括：判断所述无用数据对应的回写标志位是否有效；若有效，将所述cache高速存储模块中的无用数据回写至所述外部存储器，执行所述将无用数据对应的存储空间作为所述空闲存储空间的步骤；若无效，执行所述将无用数据对应的存储空间作为所述空闲存储空间的步骤。可选地，所述FPGA数据读写方法还包括：当所述数据读写请求为数据写请求，若所述目标数据不在所述cache存储器中，将无用数据对应的存储空间作为空闲存储空间；其中，所述无用数据为根据次数计数表确定的老化数据或读写次数少的数据；将所述数据写请求对应的待写入数据存储至所述cache高速存储模块中的所述空闲存储空间，并将外部存储器中所述目标地址对应的数据使能取反后写入所述空闲存储空间。可选地，在确定所述数据读写请求对应的目标地址之前，还包括：判断是否存在所述数据读写请求之前未响应的数据读写请求；若存在，对接收到的多路数据读写请求进行优先级仲裁，得到当前待处理的数据读写请求；则相应地，确定所述数据读写请求对应的目标地址，包括：确定所述待处理的数据读写请求对应的目标地址。本申请还提供了一种FPGA数据读写设备，包括：存储器，用于存储计算机程序；处理器，用于执行所述计算机程序时实现上述FPGA数据读写方法的步骤。本申请还提供了一种可读存储介质，所述可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述FPGA数据读写方法的步骤。应用本专利技术实施例所提供的方法，当FPGA中的某些应用需要与外部存储器进行数据交互的各种场景中，为了减少读数据响应延时时间带来的效率瓶颈，利用FPGA内部的RAM设计一种cache高速缓存控制器，将cache通过在FPGA平台上用硬件资源进行实现，在cache存储器中存储有相应数据时，FPGA平台无需与外部存储器进行交互，利用cache的高速数据读写特性，客户端直接与cache存储器进行数据交互，使得FPGA能在较短的时间内向应用模块返回数据结果，提高数据处理性能，可以满足在FPGA平台上的各种高速应用。相应地，本专利技术实施例还提供了与上述FPGA数据读写方法相对应的FPGA数据读写装置、设备和可读存储介质，具有上述技术效果，在此不再赘述。附图说明为了更清楚地说明本专利技术实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例中一种FPGA数据读写方法的实施流程图；图2为本专利技术实施例中一种cache高速存储模块结构示意图；图3为本专利技术实施例中一种FPGA数据读写整体实现流程图；图4为本专利技术实施例中一种FPGA数据读写装置的结构示意图；图5为本专利技术实施例中一种FPGA数据读写设备的结构示意图。具体实施方式本专利技术的核心是提供一种FPGA数据读写方法，可以提升FPGA与片外内存之间的数据访问速度，减少数据响应延时。为了使本
的人员更好地理解本专利技术方案，下面结合附图和具体实施方式对本专利技术作进一步的详细说明。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。cache是位于CPU与内存之间的高速缓冲存储器，虽然容量小，但存取速度快。存取速度比内存快几倍甚至几十倍。cache中存储的是内存的一部分数据，是CPU刚刚使用过或频繁使用的数据，以便于CPU的随时读取。当CPU访问内存时，首先判断cache中是否存有这些数据，如果有，则称为命中，就可以直接从cache中取出这些数据，而不用再次访问内存，cache的存储速度相当快，这本文档来自技高网...

【技术保护点】
1.一种FPGA数据读写方法，其特征在于，包括：/n当接收到FPGA发送的数据读写请求后，确定所述数据读写请求对应的目标地址；/n根据cache高速存储模块的相关表中记录的地址信息判断所述目标地址对应的目标数据是否在cache存储器中；/n若是，调用所述cache存储器中的数据进行请求响应。/n

【技术特征摘要】
1.一种FPGA数据读写方法，其特征在于，包括：
当接收到FPGA发送的数据读写请求后，确定所述数据读写请求对应的目标地址；
根据cache高速存储模块的相关表中记录的地址信息判断所述目标地址对应的目标数据是否在cache存储器中；
若是，调用所述cache存储器中的数据进行请求响应。


2.根据权利要求1所述的FPGA数据读写方法，其特征在于，根据cache高速存储模块的相关表中记录的地址信息判断所述目标地址对应的目标数据是否在cache存储器中，包括：
将所述目标地址按区、组、块、突发进行地址拆分；
根据拆分后的地址查询相关表中是否存在对应的cache地址；
若存在，判定所述目标数据在所述cache存储器中；
若不存在，判定所述目标数据不在所述cache存储器中。


3.根据权利要求2所述的FPGA数据读写方法，其特征在于，根据拆分后的地址查询相关表中是否存在对应的cache地址，包括：
根据预设地址映射规则对所述拆分后的地址进行地址映射，得到映射结果；
判断预设RAM中是否存储有所述映射结果；
若没有，判定查询相关表中存在所述拆分后的地址对应的cache地址；
若没有，判定查询相关表中不存在所述拆分后的地址对应的cache地址。


4.根据权利要求2所述的FPGA数据读写方法，其特征在于，还包括：
当所述数据读写请求为数据读请求，若所述目标数据不在所述cache存储器中，将无用数据对应的存储空间作为空闲存储空间；其中，所述无用数据为根据次数计数表确定的老化数据或读写次数少的数据；
将外部存储器中所述目标地址对应的数据存储至所述cache高速存储模块中的所述空闲存储空间，并将所述数据反馈至所述应用模块。


5.根据权利要求4所述的FPGA数据读写方法，其特征在于，在将外部存储器中所述目标地址对应的数据存储至所述cache高速存储模块中的所述空闲存储空间之前，还包括：
判断所述无用数据对应的回写标志位是否有效；
若有效，将所述ca...

【专利技术属性】
技术研发人员：俞卫育，鲁朋飞，赵阳，
申请(专利权)人：盛立金融软件开发杭州有限公司，
类型：发明
国别省市：浙江;33