本实用新型专利技术提出了一种全数字高频腔体打火检测装置，包括两路腔体取样信号、该两路腔体取样信号输入到FPGA后进行后续的数字化处理，一路取样信号输入到FPGA后进行幅度和相位控制、整个信号路径为一个环；另一路取样信号经过比较器形成方波信号2，输入到FPGA的计数器2中进行计数；FPGA内设有一个与输出RF信号同频率的DDS1作为伴随信号，该伴随信号经过比较器后形成方波信号1、输入到FPGA的计数器1中进行计数，所述计数器1和计数器2共享一个使能信号、该使能信号来自一个FPGA内的D触发器，所述计数器1和计数器2的输出端连接打火比较器；本实用新型专利技术解决了采用模拟检测器检测时容易误触发、传统模拟电路温度漂移，以及采用传统FPGA计算信号幅度耗时长的问题。FPGA计算信号幅度耗时长的问题。FPGA计算信号幅度耗时长的问题。
【技术实现步骤摘要】
一种全数字高频腔体打火检测装置
[0001]本技术属于加速器
，尤其涉及一种全数字高频腔体打火检测装置。
技术介绍
[0002]在回旋加速器系统中，采用高频腔体对周期回旋运动的粒子进行加速。高频腔体的加速间隙之间是与粒子回旋周期同步的高频高压电场。由于加速间隙一般较窄，加速电压值较高，且加速器运行时腔体处于高真空状态，在加速间隙之间容易发生打火现象。发生打火时，加速电压瞬间被电弧短路，失去对粒子的加速作用。与此同时，腔体失配，发射机传输的正向功率被失配的腔体反射回发射机，极易对发射机造成损害。
[0003]传统的打火检测方法如图1所示，一般采用模拟检波器检测腔体取样信号的包络，该模拟检波器核心功能是二极管+电容，作用是把包络检测出来，正常情况下腔体的检测包络是平的，如果发生打火包络形状就会断裂，断裂后的形状不是90度垂直、而是有一定坡度的，所以，模拟检波器除了把包络检测出来，还要进一步把斜率检测出来，这样，模拟检波整个过程包括3个功能单元：模拟检波器、微分电路(用于计算斜率)、斜率比较，这3部分全部是模拟线路。
[0004]采用模拟检波器检测打火检测方法，第一个难点：打火瞬间完成，很难完成斜率的计算。实际使用中，要求腔体打火信号在微妙量级，微妙量级的信号非常不容易获得，实际检测时，不可能把电路放到腔体上等腔体打火，然后调整线路，因为打火瞬间就完成，在这样短的时间内计算出什么是打火时的斜率、什么不是打火的斜率，很难、非常难。第二个难点：所有模拟电路都存在问题，温度一旦变化，器件工作特性会发生改变，有的改变大，有的改变小，测试打火的板子好不容易测好了、确定了打火的斜率曲线并将其作为设定值，但该设定值又会随着温度又变化，从冬天到夏天斜率变了，就会有误判。第三个难点，加速器调试不是所有模式均为连续模式，有时在脉冲模式调试，脉冲模式有时间和没有时间各占一半，50％占空比，脉冲自身就含有非常陡峭的下降沿，非常容易误触发，信号达到一定功率就被触发，误判为是打火时的功率。
[0005]现有技术曾经尝试采用FPGA实现打火检测，以解决模拟检波器误检测问题，但是目前查到的在FPGA实现打火检测基本是把模拟方式进行数字化或者用数字化方式把模拟方式翻译了一遍：在FPGA里同样设有一个检波器、算斜率、比较器，超过阈值就算一次打火、没有超过阈值就不算打火。但是在FPGA进行数字化非常复杂，用FPGA算信号幅度是个比较耗时的过程，1-2个时钟算不完，过程比较慢，后面的电路又带来更多的延迟，因为数字电路本身灵活性的同时延迟也比模拟电路高一些，但是腔体打火保护要求时间尽量短，越快检测到保护措施越到位，等打火已经结束就没有意义了，可能又会触发连续打火，下一次打火又不知道。总之，目前没有被大家广泛采用的数字方式还是因为本身的数字延迟的问题、还是因为FPGA翻译过程产生很多不必要的延迟，而打火检测是最讨厌延迟的，所以大部分打火检测还是用模拟方式。采用传统下降沿判断打火还存在一个问题，如果换了一个腔体，那个腔体时间参数不一样的，那就又需要重新校正一遍。
技术实现思路
[0006]本技术为解决现有技术存在的问题，提出一种全数字高频腔体打火检测装置，目的在于解决现有技术采用模拟检测器检测时，检测困难、采用脉冲模式调试时容易误触发、受温度影响设定值容易改变，以及采用FPGA计算信号幅度耗时长、数字延迟的问题。
[0007]本技术为解决其技术问题，提出以下技术方案。
[0008]一种全数字高频腔体打火检测装置，包括两路腔体取样信号、该两路腔体取样信号输入到FPGA后进行后续的数字化处理，其中一路腔体取样信号输入到FPGA后进行幅度和相位控制、控制对象为DDS，DDS再经过数模转换、数模转换后的模拟信号再经过滤波器、开关、放大器、定向耦合器回到了腔体，整个信号路径为一个环；另一路腔体取样信号经过比较器形成方波信号2，输入到FPGA的计数器2中进行计数；其特征在于：FPGA内还设有一个与输出RF信号同频率的DDS1作为伴随信号，该伴随信号经过比较器后形成方波信号1、输入到FPGA的计数器1中进行计数，所述计数器1和计数器2共享一个使能信号、该使能信号来自一个FPGA内的D触发器，该D触发器的时钟是方波信号2、该D触发器的输出端为计数器1和计数器2的使能信号，该D触发器的输入端来自CPU控制的GPIO，CPU控制GPIO置高电平来使能腔体打火检测该检测；所述计数器1和计数器2的输出端连接打火比较器，打火比较器将计数器1和计数器2的差值输出给CPU中断程序和硬件处理电路，硬件电路会迅速关断主DDS的输出，CPU中断程序恢复检测电路准备下一次打火检测。
[0009]该伴随信号DDS1是一个独立于DDS的信号，设计它的频率与主DDS相同，打火时只是将反馈信号短路了，但主DDS、伴随信号DDS1依然都存在；该伴随信号DDS1相当于一个监督作用，时时刻刻跟着DDS，这个伴随信号永远不会消失。
[0010]所述使能信号受到CPU控制，当系统工作于脉冲模式时，CPU控制使能信号在有脉冲时使能，没有脉冲时就不使能，当50％占空比不出现脉冲信号时间，CPU就不让使能信号工作、所以不会出现误触发的问题。
[0011]所述D触发器的时钟方波信号2来自腔体的反馈信号，只有腔体有脉冲信号时才会产生方波信号2、腔体没有脉冲信号时就不会产生方波信号2，这样就避免了腔体没有脉冲信号、没有发生打火时，D触发器使能计数器1和计数器2，使得计数器1、2产生计数，从而造成误判。
[0012]所述打火比较器打火检测方法为：用计数器1的值减去计数器2，记为结果1，判断结果1的值是否大于1，若大于1，则将打火指示信号置高，判定腔体发生打火；若小于1，则将打火指示信号置0，判定腔体没有发生打火。
[0013]通过调节DDS1的相位，可以调节伴随信号和腔体反馈信号的相位差，从而调节该打火检测电路的响应时间；当伴随信号与腔体反馈信号同相位时，检测电路的响应时间最短，发生打火后即可检测到；当伴随信号与腔体反馈信号相位差为359度时，检测电路的响应时间最长，为RF信号的周期T。
[0014]本技术的优点效果
[0015]1本技术克服了本领域长期以来的偏见，既采用斜率计算判断打火的偏见。提出了一种新型的打火检测方式，尤其对于全数字低电平系统，可以采用本技术的设计原理将打火检测集成到全数字低电平系统中，无需额外使用单独的模拟检测电路。本技术用一个非常简单的电路，应对了一个很复杂的物理过程的检测：通过在FPGA内设置伴
随信号DDS1、计数器1、计数器2、使能信号、CPU控制使能信号、打火比较器，并将它们有机结合在一起，相互支持和相互依赖，实现了非常快的检测。意义在于：越简单的电路响应越快，响应越快延迟越低，最终达到技术的目的。
[0016]2.本技术采用全数字电路实现腔体打火检测，不仅适用于连续波模式，也可用于脉冲模式，降低了系统复杂度，提高了系统可靠性。
[0017]3.本技术本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种全数字高频腔体打火检测装置，包括两路腔体取样信号、该两路腔体取样信号输入到FPGA后进行后续的数字化处理，其中一路腔体取样信号输入到FPGA后进行幅度和相位控制、控制对象为DDS，DDS再经过数模转换、数模转换后的模拟信号再经过滤波器、开关、放大器、定向耦合器回到了腔体，整个信号路径为一个环；另一路腔体取样信号经过比较器形成方波信号2，输入到FPGA的计数器2中进行计数；其特征在于：FPGA内还设有一个与输出RF信号同频率的DDS1作为伴随信号，该伴随信号经过比较器后形成方波信号1、输入到FPGA的计数器1中进行计数，所述计数器1和计数器2共享一个使能信号、该使能信号来自一个FPGA内的D触发器，该D触发器的时钟是方波信号2、该D触发器的输出端为计数器1和计数器2的使能信号，该D触发器的输入端来自CPU控制的GPIO，CPU控制GPIO置高电平来使能腔体打火检测该检测；所述计数器1和计数器2的输出端连接打火比较器，打火比较器将计数器1和计数器2的差值输出给CPU中断程序和硬件处理电路，硬件电路会迅速关断主DDS的输出，CPU中断程序恢复检测电路准备下一次打火检测。2.根据权利要求1所述一种全数字高频腔体打火检测装置，其特征在于：该伴随信号DDS1是一个独立于DDS的信号，设计它的频率与主DDS相同，打火时只是将反馈信号短路了，但主DDS、伴随信号DDS1依然都存在；该伴随信号DDS1相当于一个监督作用...
【专利技术属性】
技术研发人员：付晓亮，殷治国，纪彬，魏俊逸，管锋平，张天爵，
申请(专利权)人：中国原子能科学研究院，
类型：新型
国别省市：
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