半导体装置封装及其制造方法制造方法及图纸

本发明专利技术涉及一种半导体装置封装，其包含第一导电层、第二导电层和第三导电层。所述第一导电层具有第一间距。所述第二导电层具有第二间距并且布置在所述第一导电层的两个不同的侧面处。所述第三导电层具有第三间距并且安置在所述第一导电层和所述第二导电层上方。所述第三导电层电连接到所述第一导电层。所述第一间距小于所述第三间距，并且所述第三间距小于所述第二间距。所述第二间距。所述第二间距。

【技术实现步骤摘要】
半导体装置封装及其制造方法


[0001]除了别的之外，本专利技术涉及半导体装置封装及其制造方法。

技术介绍

[0002]半导体装置封装可包含堆叠到彼此的一些半导体装置。然而，晶片弯曲或高厚度可能不利地影响半导体装置封装的性能和效率。

技术实现思路

[0003]根据本公开的一些实例实施例，半导体装置封装包含第一导电层、第二导电层和第三导电层。第一导电层具有第一间距。第二导电层具有第二间距并且布置在第一导电层的两个不同侧面处。第三导电层具有第三间距并且安置在第一导电层和第二导电层上方。第三导电层电连接到第一导电层。第一间距小于第三间距，并且第三间距小于第二间距。
[0004]根据本公开的一些实例实施例，半导体装置封装包含第一导电层、第一介电层、第二导电层、第二介电层和第三导电层。第一介电层覆盖第一导电层。第二导电层安置在第一介电层的两个不同侧面处。第三导电层安置在第一导电层和第二导电层上方。第二介电层覆盖第一导电层、第一介电层、第二导电层和第三导电层的至少一部分。第一介电层的硬度大于第二介电层的硬度。
[0005]根据本公开的一些实例实施例，制造半导体装置封装的方法包含：提供载体；在载体上安置第一导电层；在载体上在第一导电层的不同侧面处安置两个第二导电层；在第一导电层和第二导电层上方安置第三导电层；以及将两个裸片连接到第三导电层。
附图说明
[0006]当结合附图阅读时，从以下详细描述容易理解本专利技术的方面。应注意，各种特征可能并不按比例绘制。实际上，为了论述的清楚起见，可任意增大或减小各个特征的尺寸。
[0007]图1是根据本专利技术的一些实施例的半导体装置封装的截面图。
[0008]图2是根据本专利技术的一些实施例的另一半导体装置封装的截面图。
[0009]图3是根据本专利技术的一些实施例的另一半导体装置封装的截面图。
[0010]图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J和图4K说明了根据本申请的一些实施例用于制造半导体装置封装的方法的各个阶段。
[0011]图5A、图5B、图5C、图5D、图5E、图5F和图5G说明根据本申请的一些实施例用于制造另一半导体装置封装的方法的各个阶段。
[0012]贯穿图式和详细描述使用共同参考标号来指示相同或类似元件。根据以下结合附图作出的详细描述，本专利技术将更显而易见。
具体实施方式
[0013]以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实
例。下文描述组件和布置的特定实例。当然，这些仅是实例且并不意图是限制性的。在本专利技术中，在以下描述中对第一特征在第二特征之上或上的形成的参考可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本专利技术可能在各种实例中重复参考数字和/或字母。此重复是出于简单和清晰的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
[0014]下文详细论述本专利技术的实施例。然而，应了解，本专利技术提供了可在多种多样的特定情境中实施的许多适用的概念。所论述的特定实施例仅仅是说明性的且并不限制本专利技术的范围。
[0015]图1是根据本专利技术的一些实施例的半导体装置封装1的截面图。半导体装置封装1包含电子组件11a、11b和11c、互连层14，以及导电连接件14m，其可以沉积在衬底上。取决于特定应用，衬底可以是柔性衬底或刚性衬底。
[0016]电子组件11a、11b和11c中的每一个包含多个半导体装置,例如但不限于晶体管、电容器和电阻器，其由裸片互连结构一起互连成功能电路以由此形成集成电路。在一些实施例中，电子组件11c经配置以在电子组件11a和11b之间执行计算或信号发射。电子组件11c布置在电子组件11a和11b下方。因此，半导体装置封装1具有相对较大的厚度，这可能妨碍半导体装置封装1的小型化。
[0017]在一些实施例中，电子组件11a、11b由封装主体12a覆盖或囊封。在一些实施例中，封装主体12a包含在其中含有填充物的环氧树脂、模制化合物(例如，环氧模制化合物或其它模制化合物)、聚酰亚胺、酚类化合物或材料、包含分散在其中的硅酮的材料，或其组合。
[0018]互连层14包含电子组件11a、11b所电连接到的电触点(例如，微型衬垫)。在一些实施例中，互连层14是介电层或非硅中介层(例如，有机中介层)并且包含嵌入其中的多个导电连接件14m。
[0019]在一些实施例中，电子组件11a安置在导电连接件14m上。电子组件11b安置为邻近于电子组件11a并且在导电连接件14m上。电子组件11a通过导电连接件14m和电子组件11c电连接到电子组件11b。
[0020]封装主体12b覆盖或囊封电子组件11c以及导电连接件14m的一部分。互连层14安置在封装主体12b上。封装主体12b包含在其中含有填充物的环氧树脂、模制化合物(例如，环氧模制化合物或其它模制化合物)、聚酰亚胺、酚类化合物或材料、包含分散在其中的硅酮的材料，或其组合。
[0021]电子组件11c和封装主体12b具有不同的热膨胀系数(CTE)。因为电子组件11c被封装主体12b囊封，所以在制造过程(例如，RDL、钝化或其它过程)期间可能出现晶片弯曲，这是由于电子组件11c与封装主体12b之间的CTE的不匹配。这可能不利地影响半导体装置封装1的性能。
[0022]图2是根据本专利技术的一些实施例的半导体装置封装2的截面图。半导体装置封装2包含电子组件21a和21b、互连层24a和24b，以及导电连接件24m1、24m2和24m3。
[0023]电子组件21a、21b中的每一个包含多个半导体装置,例如但不限于晶体管、电容器和电阻器，其由裸片互连结构一起互连成功能电路以由此形成集成电路。如所属领域的技术人员将理解，半导体裸片的装置侧包含有源部分，所述有源部分包含集成电路和互连件。
根据若干不同实施例，电子组件21a、21b可以是任何合适的集成电路装置，包含但不限于微处理器(例如，单核或多核)、存储器装置、芯片组、图形装置、高带宽存储器(HBM)，或专用集成电路(ASIC)。在一些实施例中，电子组件21a被称作第一裸片，并且电子组件21b被称作第二裸片。
[0024]在一些实施例中，多个电触点25a安置在电子组件21a和21b的有源表面上以在电子组件21a、21b与其它电子组件之间提供电连接。
[0025]在一些实施例中，电子组件21a、21b由封装主体22a覆盖或囊封。封装主体22a包含在其中含有填充物的环氧树脂、模制化合物(例如，环氧模制化合物或其它模制化合物)、聚酰亚胺、酚类化合物或材料、包含分散在其中的硅酮的材料，或其组合。封装主体22a包含嵌入其中的导电连接件24m3的一部分。封装主体22a覆盖或囊封互连层24b(例如，互连层24b的顶部表面)。举例来说，封装主体22a安置在互连层24b上并且邻本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置封装，其包括：第一导电层，其具有第一间距，第二导电层，其具有第二间距并且布置在所述第一导电层的两个不同侧面处；以及第三导电层，其具有第三间距并且安置在所述第一导电层和所述第二导电层上方，所述第三导电层电连接到所述第一导电层，其中所述第一间距小于所述第三间距，并且所述第三间距小于所述第二间距。2.根据权利要求1所述的半导体装置封装，其进一步包括：第一裸片，其安置在所述第三导电层上；以及第二裸片安置为邻近于所述第一裸片并且在所述第三导电层上，其中所述第一裸片通过所述第一导电层电连接到所述第二裸片。3.根据权利要求2所述的半导体装置封装，其中所述第一裸片安置在所述第一导电层的第一部分之上并且所述第二导电层的第一部分邻近于所述第一导电层的所述第一部分；以及所述第二裸片安置在所述第一导电层的第二部分之上并且所述第二导电层的第二部分邻近于所述第一导电层的所述第二部分。4.根据权利要求2所述的半导体装置封装，其进一步包括：载体，其布置在所述第一裸片和所述第二裸片上。5.根据权利要求1所述的半导体装置封装，其中所述第二导电层围绕所述第一导电层。6.根据权利要求1所述的半导体装置封装，其进一步包括：第一介电层，其围绕所述第一导电层；以及第二介电层，其围绕所述第一介电层、所述第二导电层和所述第三导电层的一部分。7.根据权利要求6所述的半导体装置封装，其中所述第一介电层的材料不同于所述第二介电层的材料。8.根据权利要求7所述的半导体装置封装，其中所述第一介电层的硬度大于所述第二介电层的硬度。9.一种半导体装置封装，其包括：第一导电层；第一介电层，其覆盖所述第一导电层；第二导电层，其安置在所述第一介电层的两个不同侧面处；第三导电层，其安置在所述第一导电层和所述第二导电层之上；以及第二介电层，其覆盖所述第一导电层、所述第一介电层、所述第二导电层和所述第三导...

【专利技术属性】
技术研发人员：陈瑭原，施孟铠，李德章，唐心陆，洪志斌，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：