本发明专利技术实施例公开多核CPU的时钟管理方法、装置、电子设备及存储介质，涉及时钟管理技术领域，为便于提高为CPU提供的电压稳定性而发明专利技术。所述核CPU的时钟管理方法包括：通过锁相环输出第一频率、不同相位的至少两个第一时钟；根据CPU核心的时钟需求，从所述至少两个第一时钟中选择至少两个目标时钟进行预设逻辑运算，得到第二时钟；所述时钟需求包括时钟频率需求和/或时钟相位需求；向所述CPU核心提供所述第二时钟。本发明专利技术适用于向CPU核心提供时钟。钟。钟。
【技术实现步骤摘要】
多核CPU的时钟管理方法、装置、电子设备及存储介质
[0001]本专利技术涉及时钟管理
，尤其涉及一种多核CPU的时钟管理方法、装置、电子设备及存储介质。
技术介绍
[0002]随着CPU运算量的增长目前大所述的CPU都支持多CPU核心，因为多CPU核心可以并行处理很多事务，尤其是服务器CPU对于核心数是其重要的指标之一。
[0003]CPU核心在不同的工作负载下工作，需要的性能不一样，通常需要对CPU核心工作的时钟频率进行切换，现有技术中，将CPU核心工作的当前工作的频率直接切换到目标频率，由于频率有较大的突变，那么在切换时，会产生较大的电流突变，而在多个CPU核心同时工作的情况下，如果多个CPU核心所用的时钟的相位全部对齐，那么芯片内部会产生瞬间的大电流，即也会发生较大的电流突变，而较大的电流突变发生时，为CPU核心供电的电源网路可能无法抗击这样的突变，造成电源网路产生很大的波动，导致电源为CPU提供的电压稳定性较低。
技术实现思路
[0004]有鉴于此，本专利技术实施例提供一种多核CPU的时钟管理方法、装置、电子设备及存储介质，便于提高为CPU提供的电压稳定性。
[0005]第一方面，本专利技术实施例提供一种多核CPU的时钟管理方法，包括：通过锁相环输出第一频率、不同相位的至少两个第一时钟；根据CPU核心的时钟需求，从所述至少两个第一时钟中选择至少两个目标时钟进行预设逻辑运算，得到第二时钟；所述时钟需求包括时钟频率需求和/或时钟相位需求；向所述CPU核心提供所述第二时钟。<br/>[0006]根据本申请实施例的一种具体实现方式，所述时钟需求包括时钟频率需求；所述根据CPU核心的时钟需求，从所述至少两个第一时钟中选择至少两个目标时钟进行预设逻辑运算，得到第二时钟包括：确定所述CPU核心的当前工作频率及目标工作频率；根据所述目标工作频率与所述当前工作频率的频率差，确定频率过渡策略；根据所述频率过渡策略，通过所述至少两个第一时钟生成所述第二时钟；所述第二时钟的频率在所述当前工作频率与所述目标工作频率之间。
[0007]根据本申请实施例的一种具体实现方式，所述根据所述频率过渡策略，通过所述至少两个第一时钟生成所述第二时钟包括：根据所述频率过渡策略，通过所述至少两个第一时钟依次生成至少两个所述第二时钟，各所述第二时钟的频率依次升高或依次降低；所述向所述CPU核心提供所述第二时钟包括：向所述CPU核心依次提供多个所述第二时钟。
[0008]根据本申请实施例的一种具体实现方式，所述根据所述频率过渡策略，通过所述至少两个第一时钟生成所述第二时钟包括：根据所述频率过渡策略，从至少两个所述第一时钟中选择至少两个所述目标时钟；对各所述目标时钟进行修饰，得到对应的修饰时钟；将各所述修饰时钟进行运算叠加，得到所述第二时钟。
[0009]根据本申请实施例的一种具体实现方式，所述频率过渡策略包括频率变化步长以及所述相邻频率变化步长之间的时间间隔。
[0010]根据本申请实施例的一种具体实现方式，所述时钟需求包括时钟相位需求；所述根据CPU核心的时钟需求，从所述至少两个第一时钟中选择至少两个目标时钟进行预设逻辑运算，得到第二时钟包括：根据系统中其它CPU核心的时钟相位，确定所述第二时钟的时钟相位，所述第二时钟的时钟相位与所述其它CPU核心的时钟相位不同；根据所述第二时钟的时钟相位，从所述至少两个第一时钟中选择所述目标时钟；对所述目标时钟进行预设逻辑运算，得到所述第二时钟。
[0011]第二方面，本专利技术实施例提供一种多核CPU的时钟管理装置，包括：输出模块，用于通过锁相环输出第一频率、不同相位的至少两个第一时钟；逻辑运算模块，用于根据CPU核心的时钟需求，从所述至少两个第一时钟中选择至少两个目标时钟进行预设逻辑运算，得到第二时钟；所述时钟需求包括时钟频率需求和/或时钟相位需求；提供模块，用于向所述CPU核心提供所述第二时钟。
[0012]根据本申请实施例的一种具体实现方式，所述时钟需求包括时钟频率需求；
[0013]根据本申请实施例的一种具体实现方式，所述时钟需求包括时钟频率需求；所述逻辑运算模块，包括：第一确定子模块，用于确定所述CPU核心的当前工作频率及目标工作频率；第二确定子模块，用于根据所述目标工作频率与所述当前工作频率的频率差，确定频率过渡策略；生成子模块，用于根据所述频率过渡策略，通过所述至少两个第一时钟生成所述第二时钟；所述第二时钟的频率在所述当前工作频率与所述目标工作频率之间。
[0014]根据本申请实施例的一种具体实现方式，所述生成子模块，包括：生成单元，用于根据所述频率过渡策略，通过所述至少两个第一时钟依次生成至少两个所述第二时钟，各所述第二时钟的频率依次升高或依次降低；所述提供模块包括：提供子模块，用于向所述CPU核心依次提供多个所述第二时钟。
[0015]根据本申请实施例的一种具体实现方式，所述生成子模块，包括：选择单元，用于根据所述频率过渡策略，从至少两个所述第一时钟中选择至少两个所述目标时钟；修饰单元，用于对各所述目标时钟进行修饰，得到对应的修饰时钟；叠加单元，用于将各所述修饰时钟进行运算叠加，得到所述第二时钟。
[0016]根据本申请实施例的一种具体实现方式，所述频率过渡策略包括频率变化步长以及所述相邻频率变化步长之间的时间间隔。
[0017]根据本申请实施例的一种具体实现方式，所述时钟需求包括时钟相位需求；所述逻辑运算模块，包括：第三确定子模块，用于根据系统中其它CPU核心的时钟相位，确定所述第二时钟的时钟相位，所述第二时钟的时钟相位与所述其它CPU核心的时钟相位不同；选择子模块，用于根据所述第二时钟的时钟相位，从所述至少两个第一时钟中选择所述目标时钟；逻辑运算子模块，用于对所述目标时钟进行预设逻辑运算，得到所述第二时钟。
[0018]第三方面，本专利技术的实施例还提供一种电子设备，包括：壳体、处理器、存储器、电路板和电源电路，其中，电路板安置在壳体围成的空间内部，处理器和存储器设置在电路板上；电源电路，用于为上述电子设备的各个电路或器件供电；存储器用于存储可执行程序代码；所述处理器通过读取存储器中存储的可执行程序代码来运行与可执行程序代码对应的程序，用于执行本专利技术的实施例提供的任一种多核CPU的时钟管理方法。
[0019]第四方面，本专利技术的实施例还提供一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现本专利技术的实施例提供的任一种多核CPU的时钟管理方法。
[0020]本专利技术的实施例提供的多核CPU的时钟管理方法、装置、电子设备及存储介质，可根据CPU核心的时钟需求，得到对应需求的时钟，即有什么样的需求即可产生对应的时钟，当CPU核心工作过程中，需要从当前频率切换至目标频率时，那么可通过本实施例的时钟管理方法，根据CPU核心的频率需求，产生对应频率的时钟，当频率需求处于当前频率至目标频率之间，产生对应频率的时钟后，向CPU核心提供该时钟，这样本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种多核CPU的时钟管理方法，其特征在于，包括：通过锁相环输出第一频率、不同相位的至少两个第一时钟；根据CPU核心的时钟需求，从所述至少两个第一时钟中选择至少两个目标时钟进行预设逻辑运算，得到第二时钟；所述时钟需求包括时钟频率需求和/或时钟相位需求；向所述CPU核心提供所述第二时钟。2.根据权利要求1所述的方法，其特征在于，所述时钟需求包括时钟频率需求；所述根据CPU核心的时钟需求，从所述至少两个第一时钟中选择至少两个目标时钟进行预设逻辑运算，得到第二时钟包括：确定所述CPU核心的当前工作频率及目标工作频率；根据所述目标工作频率与所述当前工作频率的频率差，确定频率过渡策略；根据所述频率过渡策略，通过所述至少两个第一时钟生成所述第二时钟；所述第二时钟的频率在所述当前工作频率与所述目标工作频率之间。3.根据权利要求2所述的方法，其特征在于，所述根据所述频率过渡策略，通过所述至少两个第一时钟生成所述第二时钟包括：根据所述频率过渡策略，通过所述至少两个第一时钟依次生成至少两个所述第二时钟，各所述第二时钟的频率依次升高或依次降低；所述向所述CPU核心提供所述第二时钟包括：向所述CPU核心依次提供多个所述第二时钟。4.根据权利要求2所述的方法，其特征在于，所述根据所述频率过渡策略，通过所述至少两个第一时钟生成所述第二时钟包括：根据所述频率过渡策略，从至少两个所述第一时钟中选择至少两个所述目标时钟；对各所述目标时钟进行修饰，得到对应的修饰时钟；将各所述修饰时钟进行运算叠加，得到所述第二时钟。5.根据权利要求2所述的方法，其特征在于，所述频率过渡策略包括频率变化步长以及所述相邻频率变化步长之间的时间间隔。6.根据权利要求1至5中任一项所述的方法，其特征在于，所述时钟需求包括时钟相位需求；所述根据CPU核心的时钟需求，从所述至少两个第一时钟中选择至少两个目标时钟进行预设逻辑运算，得到第二时钟包括：根据系统中其它CPU核心的时钟相位，确定所述第二时钟的时钟相位，所述第二时钟的时钟相位与所述其它CPU核心的时钟相位不同；根据所述第二时钟的时钟相位，从所述至少两个第一时钟中选择所述目标时钟；对所述目标时钟进行预设逻辑运算，得到所述第二时钟。7.一种多核CPU的时钟管理装置，其特征在于，包括：输出模块，用于通过锁相环输出第一频率、不同相位的至少两个第一时钟；逻辑运算模块，用于根据CPU核心的时钟需求，从所述至少两个第一时钟中选择至少两个目标时钟进行预设逻辑运算，得到第二时钟；所述时钟需求包括时钟频率需求和/或...
【专利技术属性】
技术研发人员：邝仁德，杨昌楷，
申请(专利权)人：海光信息技术股份有限公司，
类型：发明
国别省市：
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