数据网络的用户设备制造技术

有线的数据网络(7)的、尤其是本地总线系统(7)的用户设备(1)，

【技术实现步骤摘要】
【国外来华专利技术】数据网络的用户设备


[0001]本专利技术涉及一种有线的数据网络的用户设备，尤其是本地总线系统的用户设备。

技术介绍

[0002]由EP 1368728B1已知一种具有相对时钟的同步的、时钟式的通信系统和一种用于构建这样的系统的方法。为了确保时钟同步的数据交换，在运行期间持续地重新同步用户设备。通信时钟的持续时间处于10μs和10ms之间。
[0003]由US 2012/0008727 A1已知一种用于时钟恢复的电路。时钟恢复包括在1Gbps至30Gbps之间或者更高的数据传输速度。时钟恢复同样由“HFTA-07.0:Precision Reference Clock Usage in Clock and Data Recovery Circuits”(www.maximinteQrated.com，2003年3月13日)已知。
[0004]由DE 102012108696A1已知一种具有数据总线接口的数据总线用户设备，所述数据总线接口具有用于从上级数据总线用户设备接收数据的下游数据总线输入端和用于生成用于数据总线用户设备的内部的时钟信号的时钟发生器。数据总线用户设备具有同步单元，用于将时钟发生器与上级的数据总线用户设备的时钟信号同步，其中，所述同步单元用于探测在下游数据总线输入端处接收的下游数据流中的转变。同步单元设计成，根据探测到的转变调控内部的时钟信号的频率并且关于探测到的转变调节内部的时钟信号的限定的相位。

技术实现思路

[0005]本专利技术的任务在于，给出一种有线的数据网络的尽可能改进的用户设备。该任务通过具有权利要求1的特征的用户设备来解决。有利的改进方案是从属权利要求的技术方案。
[0006]因此，设有一种有线的数据网络的用户设备。所述有线的数据网络尤其是本地总线系统。有线的数据网络能实现数据例如通过导电的和/或导光的连接进行传输。本地总线系统可以通过联结器与上级现场总线系统连接。
[0007]用户设备具有内部的时钟发生器以用于为用户设备生成具有时钟发生器频率的时钟发生器信号。在此，内部的时钟发生器要在至少一个内部的时钟发生器的意义下理解，其中，用户设备可以具有多个时钟发生器，这些时钟发生器生成不同的时钟发生器信号和/或不同的时钟发生器频率。内部的时钟发生器布置在用户设备本身中。例如，内部的时钟发生器是用户设备的电路的组成部分。时钟发生器信号可以是将时钟提供给用户设备的电路零件的信号。时钟发生器信号例如是具有高的边沿陡度和低抖动的数字的矩形信号。
[0008]用户设备具有用于接收串行接收数据流的接收电路。在此，接收电路要在至少一个接收电路的意义下理解，例如具有两个总线接口的用户设备可以需要至少两个接收电路。相应地，串行接收数据流在此要在至少一个串行接收数据流的意义下理解。串行接收数据流是串行数据传输的一部分。借助于串行数据传输，数字的数据可以在一条或多条成对
线路上自主地传输。串行接收数据流例如可以作为位串行数据传输进行，其中，可以并行地使用一条或多条线路。为了传输串行接收数据流，可以复杂地调制数据，其中，通过调制生成的信号不再识别单独的位数，例如QAM4或QAM64。
[0009]用户设备具有处理电路，用于输入并行接收数据和输出并行发送数据。在此，处理电路要在至少一个处理电路的意义下理解，例如两个接收电路可以配属于不同的处理电路。有利地，处理电路构造用于输入固定的位数作为并行接收数据，例如8位。按照一种有利的改进方案，并行接收数据的和并行发送数据的相应的并行位数是相同的。
[0010]用户设备具有用于发送串行发送数据流的发送电路。在此，发送电路要在至少一个发送电路的意义下理解，例如用户设备可以具有用于由两个不同的另外的用户设备传输的两个总线接口，其中，为每个总线接口可以配设一个发送电路。相应地，串行发送数据流在此要在至少一个串行发送数据流的意义下理解。串行发送数据流是串行数据传输的一部分。借助于串行数据传输，数字的数据可以在一条或多条成对线路上自主地传输。串行发送数据流例如可以作为位串行数据传输进行，其中，可以并行地使用一条或多条线路。为了传输串行发送数据流，可以复杂地调制数据，其中，通过调制生成的信号不再识别单独的位数，例如QAM4或QAM64。
[0011]按照一种有利的改进方案，接收电路具有串并转换器，用于将串行接收数据流的串行接收数据转换成并行接收数据。串并转换器在此要在至少一个串并转换器的意义下理解，例如在串行传输的成对线路为两条时，两个串并转换器可以并行地转换数据。串并转换器有利地具有至少一个用于串行接收数据的输入端和用于并行接收数据的并行的输出端并且构造用于将串行接收数据转换成并行接收数据。例如，串并转换器具有数字的存储单元并且构造为寄存器、尤其是移位寄存器。
[0012]按照本专利技术的一种有利的改进方案，接收电路具有同步单元，用于将内部的时钟发生器与包含在串行接收数据流中的数据时钟频率同步。在此，同步单元要在至少一个同步单元的意义下理解。在此，同步单元优选是电路。同步单元例如集成在半导体芯片上，例如至少与时钟发生器的零件一起。所述同步例如包括频率同步，其中，自动地调整内部的时钟发生器的时钟发生器频率。按照本专利技术的改进方案，同步可以包括一次或多次额外的进一步同步，例如包括相位绒布或振幅同步。由于数据时钟频率包含在串行接收数据流中，所述数据时钟频率隐含地作为接收数据流中的信息存在，例如数据时钟频率的倒数是在两次转变之间的最小周期。相应地，对于同步，不需要明确传输的频率值。同步单元优选设计用于探测在接收的串行接收数据流中的转变并且用于根据探测到的转变调控内部的时钟发生器的时钟发生器频率。例如在位串行信号中的转变是在低值和高值之间的信号边沿。例如在调制的数据流中的转变是在调制状态之间的过渡。例如在QAM4的情况下存在四个状态，在所述状态之间可以探测到转变。
[0013]按照本专利技术的一种有利的改进方案，发送电路具有并串转换器，用于将并行发送数据转换成发送数据流的串行发送数据。在此，并串转换器要在至少一个并串转换器的意义下理解，例如对于串行传输的两条成对线路，两个并串转换器并行地转换数据。并串转换器有利地具有用于串行发送数据的至少一个输出端和用于并行发送数据的并行的输入端并且构造用于将并行发送数据转换成串行发送数据。例如，并串转换器具有数字的存储单元并且构造为寄存器、尤其是移位寄存器。
[0014]按照本专利技术的一种有利的改进方案，内部的时钟发生器设计用于将由时钟发生器信号导出的第一时钟信号输出到发送电路上，从而通过第一时钟信号对并行发送数据到用于串行发送数据流的串行发送数据的转换进行时钟控制。按照本专利技术的一种有利的改进方案，内部的时钟发生器具有用于输出第一时钟信号的时钟输出端并且发送电路具有用于输入第一时钟信号的时钟输入端。
[0015]按照本专利技术的一种有利的改进方案，第一时钟信号的第一时钟频率通过调控与包含在串行接收数据流中的数据时钟频率相同。按照本专利技术的一种有利的改进方案，通过调控，在实际频率值和理论频率值之间的最本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.有线的数据网络(7)的用户设备(1)，所述有线的数据网络尤其是本地总线系统(7)，所述用户设备-具有内部的时钟发生器(100)，用于为所述用户设备(1)生成具有时钟发生器频率(f
TG
)的时钟发生器信号(S
TG
)，-具有接收电路(120)，用于接收串行接收数据流(S
SR
)，-具有处理电路(130)，用于输入并行接收数据(D
PR
)和输出并行发送数据(D
PT
)，并且-具有发送电路(140)，用于发送串行发送数据流(S
ST
)，其中，-所述接收电路(120)具有串并转换器(122)，用于将串行接收数据流(S
SR
)中的串行接收数据(D
SR
)转换成并行接收数据(D
PR
)，-所述接收电路(120)具有同步单元(121)，用于将内部的时钟发生器(100)与包含在串行接收数据流(S
SR
)中的数据时钟频率(f
SR
)同步，-所述同步单元(121)设计成，探测在接收的串行接收数据流(S
SR
)中的转变(TR)并且根据探测到的转变(TR)调控内部的时钟发生器(100)的时钟发生器频率(f
TG
)，-所述发送电路(140)具有并串转换器(142)，用于将并行发送数据(D
PT
)转换成发送数据流(S
ST
)的串行发送数据(D
ST
)，-所述内部的时钟发生器(100)设计成，将由时钟发生器信号(S
TG
)导出的第一时钟信号(CLK1)输出到所述发送电路(140)上，从而通过所述第一时钟信号(CLK1)对所述并行发送数据(DOT)到用于串行发送数据流(S
ST
)的串行发送数据(D
ST
)的转换进行时钟控制，-通过所述调控，所述第一时钟信号(CLK1)的第一时钟频率(f1)等于包含在串行接收数据流(S
SR
)中的数据时钟频率(f
SR
)，-所述时钟发生器(100)设计成，将由时钟发生器信号(S
TG
)导出的第二时钟信号(CLK2)输出到所述处理电路(130)上，从而通过所述第二时钟信号(CLK2)对并行接收数据(D
PR
)的处理和/或并行发送数据(D
PT
)的处理进行时钟控制。2.根据权利要求1所述的用户设备(1)，其中，所述处理电路(130)为了处理而设计用于转发并行接收数据(D
PR
)，以便将并行发送数据(D
PT
)基于并行接收数据(D
PR
)尤其在第二时钟信号(CLK2)的预定数量的时钟之后输出到所述发送电路(140)上。3.根据权利要求2所述的用户设备(1)，其中，为了处理，所述处理电路(130)额外设计成，-将并行接收数据(D
PR
)至少部分存储在一存储区域(131a)中以便评估；和/或-将并行发送数据(D
PT
)至少部分从一存储区域(131b)读出，以便将读出的并行发送数据(D
PT
)输出到所述发送电路(140)上；和/或-改变并行接收数据(D
PR
)的一定位数值，以便将具有所述改变的并行接收数据(D
PR
)作为并行发送数据(D
PT
)输出到所述发送电路(140)上。4.根据上述权利要求之一所述的用户设备(1)，其中，所述时钟发生器(100)设计成，输出具有第二时钟频率(f2)的第二时钟信号(CLK2)，其中，通过所述调控，所述第二时钟频率(f2)等于包含在串行接收数据流(S
SR
)中的数据时钟频率(f
SR
)或者是所述数据时钟频率的整数倍。
5.根据上述权利要求之一所述的用户设备(1)，其中，通过所述调控，所述时钟发生器(100)的时钟发生器频率(f
TG

【专利技术属性】
技术研发人员：丹尼尔，
申请(专利权)人：WAGO管理有限责任公司，
类型：发明
国别省市：