用于半导体存储器的错误校正编码与数据总线反转的设备与方法技术

本发明专利技术描述用于半导体存储器的错误校正编码及数据总线反转的设备及方法。一种实例设备包含：I/O电路，其经配置以接收第一数据及与所述第一数据相关联的第一ECC数据；存储器阵列；及控制电路。所述控制电路耦合于所述I/O电路与所述存储器阵列之间。所述控制电路经配置以至少部分响应于所述第一数据及所述第一ECC数据而执行第一ECC解码以产生校正第一数据及校正第一ECC数据。所述控制电路进一步经配置以将所述校正第一数据及所述校正第一ECC数据两者存储到所述存储器阵列中。两者存储到所述存储器阵列中。两者存储到所述存储器阵列中。

【技术实现步骤摘要】
【国外来华专利技术】用于半导体存储器的错误校正编码与数据总线反转的设备与方法

技术介绍

[0001]近年来，半导体装置(例如DRAM(动态随机存取存储器))已大幅增加容量，且发生缺陷位的次数也因此增加。在缺陷位中，归因于缺陷字线或缺陷位线的缺陷位主要通过用冗余字线或冗余位线替换来解除。然而，关于在封装或其类似者之后发生的偶发缺陷位，在一些情况中难以通过用冗余字线或冗余位线替换来解除所述缺陷位。对于此类偶发缺陷位，在一些情况中采用通过使用错误校正功能而非通过使用冗余电路执行替换来解除数据的方法。错误校正可内部用于半导体装置内，且还可外部用于将数据转移到半导体装置及从半导体装置转移数据。
[0002]另外，期望降低半导体装置的功耗。已使用的方法是在将数据传送到半导体装置及从半导体装置传送数据时包含数据总线反转(DBI)。在包含DBI的系统中，转移到半导体装置及从半导体装置转移的数据可经DBI编码以减少信号在线信号转变的次数。特定来说，针对先前转移数据来评估待转移数据以确定是否需要超过阈值数目次信号线转变来转移数据。基于评估，提供待转移数据作为真数据(未反转)或反转数据。DBI编码导致指示数据是否被反转的DBI数据，其具有在解码数据时使用的DBI编码数据。
[0003]关于错误校正功能，半导体装置包含用于执行错误校正功能的ECC编码及/或ECC解码电路。在执行错误校正功能时，数据的编码及解码需要处理时间，其会负面影响半导体装置的性能。
[0004]可期望具有替代方法来执行半导体装置中的错误校正功能，其还可包含DBI操作。

技术实现思路
<br/>[0005]公开用于错误校正编码与数据总线反转的设备与方法。一种实例设备包含经配置以接收第一数据及与所述第一数据相关联的第一ECC数据的I/O电路且包含存储器阵列。所述实例设备进一步包含耦合于所述I/O电路与所述存储器阵列之间的控制电路。所述控制电路经配置以至少部分响应于所述第一数据及所述第一ECC数据而执行第一ECC解码以产生校正第一数据及校正第一ECC数据。所述控制电路进一步经配置以将所述校正第一数据及所述校正第一ECC数据两者存储到所述存储器阵列中。
[0006]另一实例设备包含：I/O电路；存储器阵列；及控制电路。所述I/O电路经配置以接收第一数据、与所述第一数据相关的数据总线反转(DBI)数据、与所述第一数据相关联的第一ECC数据及与所述DBI数据相关联的第二ECC数据。所述控制电路耦合于所述I/O电路与所述存储器单元阵列之间，且包含第一ECC解码电路、第二ECC解码电路及DBI解码电路。所述第二ECC解码电路经配置以至少部分响应于所述DBI数据及所述第二ECC数据而产生校正DBI数据。所述第一ECC解码电路及所述DBI解码电路经配置以至少部分响应于所述第一数据、所述第一ECC数据及所述校正DBI数据而产生校正及DBI解码第一数据及校正第一ECC数据。所述控制电路经配置以将所述校正及DBI解码第一数据及所述校正第一ECC数据两者存储到所述存储器阵列中。
[0007]另一实例设备包含写入数据控制电路及读取数据控制电路。所述写入数据控制电路经配置以从信号总线接收写入数据及对应ECC数据且基于所述对应ECC数据来校正所述写入数据以提供校正写入数据。所述写入控制电路进一步经配置以基于所述对应ECC数据来提供校正对应ECC数据，其中提供所述校正写入数据及所述校正对应ECC数据以存储于存储器阵列中。所述读取数据控制电路经配置以从所述存储器阵列接收读取数据及对应ECC数据且基于所述对应ECC数据来校正所述读取数据以提供校正读取数据。所述读取控制电路进一步经配置以基于所述对应ECC数据来提供校正对应ECC数据，其中将所述校正读取数据及所述校正对应ECC数据提供到所述信号总线。
附图说明
[0008]图1是根据本公开的实施例的系统的框图。
[0009]图2是根据本公开的实施例的设备的框图。
[0010]图3A是根据本公开的实施例的ECC控制电路的框图。
[0011]图3B是根据本公开的实施例的写入数据控制电路的框图。
[0012]图3C是根据本公开的实施例的读取数据控制电路的框图。
[0013]图3D是根据本公开的实施例的用于控制器与存储器之间的错误校正编码的流程图。
[0014]图4是根据本公开的实施例的写入数据控制电路的框图。
[0015]图5A是根据本公开的实施例的读取数据控制电路的框图。
[0016]图5B是根据本公开的实施例的用于控制器与存储器之间的错误校正编码的流程图。
[0017]图6A是根据本公开的实施例的写入数据控制电路的框图。
[0018]图6B是根据本公开的实施例的读取数据控制电路的框图。
[0019]图7A-1、7A-2及7A-3及7B是根据本公开的实施例的行列式(例如H矩阵)或执行ECC编码及/或解码操作的图式。
[0020]图8A是根据本公开的实施例的写入数据控制电路的框图。
[0021]图8B是根据本公开的实施例的读取数据控制电路的框图。
[0022]图9是根据本公开的各种实施例的写入数据控制电路及读取数据控制电路的布局图。
具体实施方式
[0023]下文将陈述特定细节以提供本公开的实施例的充分理解。然而，所属领域的技术人员将清楚，可在不具有这些特定细节的情况下实践本公开的实施例。此外，本文中所描述的本公开的特定实例不应被解释为使本公开的范围受限于这些特定实例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以免不必要地使本公开的实施例不清楚。另外，例如“耦合(couple/coupled)”的术语意味着两个组件可直接或间接电耦合。间接耦合可隐含两个组件通过一或多个中间组件耦合。
[0024]图1是包含控制器10及存储器110的系统100的框图。例如，存储器控制器10可为存储器控制器。在本公开的一些实施例中，存储器110包含一或多个动态随机存取存储器
(DRAM)装置。在此类实施例中，DRAM装置可包含低功率双倍数据速率(LPDDR)存储器装置。在其它实施例中，可包含存储器装置的不同实例。
[0025]控制器10及存储器110可彼此之间提供数据，例如，控制器10将写入数据提供到存储器110用于写入操作且存储器110将读取数据提供到控制器10用于读取操作。控制器10及存储器110将错误校正编码(ECC)用于提供于两者之间的数据。例如，ECC数据可与写入数据一起由控制器10提供到存储器110，且ECC数据可与读取数据一起由存储器110提供到控制器10。ECC数据可由存储器110及/或控制器10用于校正写入数据及/或读取数据中的任何错误。依此方式，可确保存储器110与控制器10之间的通信链路上所转移的数据的准确性。
[0026]在本公开的一些实施例中，数据总线反转(DBI)可用于提供于控制器10与存储器110之间的数据。在此类实施例中，DBI数据分别与写入及读取数据一起提供于控制器10与存储器110之间。本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种设备，其包括：I/O电路，其经配置以接收第一数据及与所述第一数据相关联的第一ECC数据；存储器阵列；及控制电路，其耦合于所述I/O电路与所述存储器阵列之间，所述控制电路经配置以至少部分响应于所述第一数据及所述第一ECC数据而执行第一ECC解码以产生校正第一数据及校正第一ECC数据，所述控制电路进一步经配置以将所述校正第一数据及所述校正第一ECC数据两者存储到所述存储器阵列中。2.根据权利要求1所述的设备，其中所述控制电路进一步经配置以：从所述存储器阵列接收第二数据及对应于所述第二数据的第二ECC数据，执行第二ECC解码以产生校正第二数据及校正第二ECC数据，及将所述校正第二数据及所述校正第二ECC数据传输到所述I/O电路。3.根据权利要求2所述的设备，其中基于共同H矩阵来执行所述第一ECC解码及所述第二ECC解码汇中的每一者。4.根据权利要求1所述的设备，其中所述I/O电路进一步经配置以接收DBI数据及对应于所述DBI数据的第二ECC数据，且基于所述DBI数据来DBI编码所述第一数据；其中所述控制电路进一步经配置以响应于所述第二ECC数据而对所述DBI数据执行第二ECC解码以产生校正DBI数据且响应于所述校正DBI数据而对所述第一数据执行DBI解码以产生中间第一数据；且其中对所述中间第一数据及所述第一ECC数据执行所述第一ECC解码以产生所述校正第一数据及所述校正第一ECC数据。5.根据权利要求1所述的设备，其中所述I/O电路进一步经配置以接收DBI数据及对应于所述DBI数据的第二ECC数据，且基于所述DBI数据来DBI编码所述第一数据；其中对所述第一数据及所述第一ECC数据执行所述第一ECC解码以产生中间第一数据及所述校正第一ECC数据；且其中所述控制电路进一步经配置以对所述DBI数据及所述第二ECC数据执行第二ECC解码以产生校正DBI数据且响应于所述校正DBI数据而对所述中间第一数据执行DBI解码以产生所述校正第一数据。6.根据权利要求5所述的设备，其中所述控制电路进一步经配置以：从所述存储器阵列接收第二数据及对应于所述第二数据的第二ECC数据，对所述第二数据及所述第二ECC数据执行第三ECC解码以产生中间第二数据及校正第二ECC数据，对所述中间第二数据执行DBI编码以产生校正第二数据及额外DBI数据，对所述额外DBI数据执行ECC编码以产生第三ECC数据，及将所述校正第二数据、所述校正第二ECC数据、所述额外DBI数据及所述第三ECC数据传输到所述I/O电路。7.一种设备，其包括：I/O电路，其经配置以接收第一数据、与所述第一数据相关的数据总线反转DBI数据、与所述第一数据相关联的第一ECC数据及与所述DBI数据相关联的第二ECC数据；存储器阵列；及控制电路，其耦合于所述I/O电路与所述存储器单元阵列之间，所述控制电路包括第一ECC解码电路、第二ECC解码电路及DBI解码电路；其中所述第二ECC解码电路经配置以至少部分响应于所述DBI数据及所述第二ECC数据
而产生校正DBI数据；其中所述第一ECC解码电路及所述DBI解码电路经配置以至少部分响应于所述第一数据、所述第一ECC数据及所述校正DBI数据而产生校正及DBI解码第一数据及校正第一ECC数据；且其中所述控制电路经配置以将所述校正及DBI解码第一数据及所述校正第一ECC数据两者存储到所述存储器阵列中。8.根据权利要求7所述的设备，其中所述DBI解码电路进一步经配置以接收所述第一数据及所述校正DBI数据且产生DBI解码第一数据；且其中所述第一ECC解码电路进一步经配置以接收所述DBI解码第一数据及所述第一ECC数据且产生所述校正及DBI解码第一数据及所述校正第一ECC数据。9.根据权利要求7所述的设备...

【专利技术属性】
技术研发人员：利穗吉郎，清水淳史，朴尚坚，郭钟太，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：