在成本优化的环境中执行PHY级硬件时间戳和时间同步制造技术

本发明专利技术提供了一种微控制器，该微控制器包括分组匹配电路、硬件定时器电路和处理器。该分组匹配电路被配置为将接收的分组的内容与该微控制器匹配，并且识别分组是否已被接收。该硬件定时器电路被配置为基于来自该分组匹配电路的同步分组已被匹配的信号来提供同步时间戳，并且基于来自该分组匹配电路的在接收到该同步分组之后后续分组已被匹配的信号来提供后续时间戳。该处理器被配置为基于该同步时间戳和该后续时间戳来调整时钟基础以确定同步时钟基础。同步时钟基础。同步时钟基础。

【技术实现步骤摘要】
【国外来华专利技术】在成本优化的环境中执行PHY级硬件时间戳和时间同步
[0001]优先权
[0002]本申请要求2018年6月14日提交的美国临时专利申请号62/684,806的优先权，该申请的内容据此全文并入。


[0003]本公开涉及用于联网通信的装置和方法，并且更具体地涉及在成本优化的环境和基于分组的网络中执行PHY级硬件时间戳和时间同步。

技术介绍

[0004]10BASE-T1S(10SPE)是目前正在修订和开发的提议标准。10SPE定义了以太网局域网、接入局域网和城域网。以太网以选定的操作速度运行；并使用公用媒体访问控制(MAC)规范和管理信息库(MIB)。具有冲突检测的载波侦听多路访问(CSMA/CD)MAC协议指定共享介质(半双工)操作以及全双工操作。特定速度的媒体独立接口(MII)向所选的物理层实体(PHY)提供架构和可选的具体实施接口。PHY对用于传输的帧进行编码，并且以针对操作速度、传输介质和支持链路长度指定的调制对接收的帧进行解码。其他指定的能力包括：控制和管理协议，以及通过所选择的双绞线PHY类型提供电力。
[0005]10SPE指定对IEEE 802.3的添加和适当修改，以在单个平衡双绞线铜缆上添加10Mb/s PHY规范和操作管理参数，以及相关的可选电源供应。
[0006]分布式系统(诸如由IEEE 802.1AS(gPTP)和IEEE 1588(精确时间协议：PTP)定义的那些系统)中的时钟的时间同步需要使用专用硬件来实现高精度操作。这些操作可包括维持准确的时钟和时间戳分组。当前的解决方案为微控制器单元(MCU)提供专用以太网MAC单元，一旦帧通过MAC，该专用以太网MAC单元便以MAC级执行分组的时间戳。

技术实现思路

[0007]在一些实施方案中，装置包括分组匹配电路、硬件定时器电路和处理器。分组匹配电路被配置为将接收的分组的内容与装置匹配，并且识别分组是否已被接收。硬件定时器电路被配置为基于来自分组匹配电路的同步分组已被匹配的信号来提供同步时间戳，并且基于来自分组匹配电路的在接收到同步分组之后后续分组已被匹配的信号来提供后续时间戳。处理器被配置为基于同步时间戳和后续时间戳来调整时钟基础以确定同步时钟基础。
[0008]在其他实施方案中，方法包括利用分组匹配电路将接收的分组的内容与微控制器匹配，以及识别分组是否已被接收。该方法还可包括利用硬件定时器电路，基于来自分组匹配电路的同步分组已被匹配的信号来提供同步时间戳，以及基于来自分组匹配电路的在接收到同步分组之后后续分组已被匹配的信号来提供后续时间戳。该方法还可包括利用处理器基于同步时间戳和后续时间戳来调整时钟基础以确定同步时钟基础。
[0009]在其他实施方案中，微控制器包括分组匹配电路、硬件定时器电路和处理器。分组
匹配电路被配置为将接收的分组的内容与微控制器匹配，并且识别分组是否已被接收。硬件定时器电路被配置为基于来自分组匹配电路的同步分组已被匹配的信号来提供同步时间戳，并且基于来自分组匹配电路的在接收到同步分组之后后续分组已被匹配的信号来提供后续时间戳。处理器被配置为基于同步时间戳和后续时间戳来调整时钟基础以确定同步时钟基础。
附图说明
[0010]图1是根据本公开的实施方案的示例性10SPE网络的图示。
[0011]图2示出了根据本公开的实施方案的网络控制器中的PHY和MCU的操作的更详细视图。
[0012]图3示出了根据本公开的实施方案的应用于同步事件消息的匹配图案。
[0013]图4示出了根据本公开的实施方案的用于定时和时间戳操作的硬件辅助电路的使用。
[0014]图5示出了根据本公开的实施方案的从主节点的角度来看的示例性节点设置的流程图。
[0015]图6示出了根据本公开的实施方案的从客户端节点的角度来看的示例性节点设置的流程图。
具体实施方式
[0016]本公开的实施方案的专利技术人已发现，需要以每个节点的最低成本在基于分组的网络中提供高精度时间同步。具体地讲，需要在10SPE网络节点上执行PHY级硬件时间戳和时间同步的解决方案。时间戳和时间同步可实现根据IEEE 1588或IEEE 802.1AS的性能。此外，PHY级硬件时间戳和时间同步可在PHY硬件上执行，这是简单的，因为实现PHY的管芯尺寸可能是有限的。PHY可在没有强烈要求的情况下实现，该强烈要求将限制MCU的范围，当实现端点控制器时，该MCU可被选择为与PHY一起工作。
[0017]在一些实施方案中，PHY被启用以支持PTP事件消息的硬件时间戳，如IEEE 1588或IEEE 802.1AS所要求的。该时间戳事件可被转发到另外的部件，诸如MCU。在一些实施方案中，MCU的定时器/计数器单元的使用可提供所需任务的执行，而不需要任何专用硬件。在另外的实施方案中，可使用软件算法。
[0018]如前面所讨论的，其他解决方案则解决了MAC单元中的时间戳问题。在一些实施方案中，本专利技术允许PHY和MCU协作。在一些实施方案中，PHY执行PTP事件时间戳，但是然后简单地将事件转发到MCU。在一些实施方案中，MCU利用现有硬件(诸如定时器/计数器单元)来执行时间关键任务，诸如测量本地时钟的时间戳和同步。
[0019]根据各种实施方案，利用公共MAC单元为宽范围的MCU提供高精度时间同步。公共MAC单元可包括具有冲突检测的载波侦听多路访问(CSMA/CD)MAC。在一些实施方案中，可提供PHY芯片的成本敏感的时间戳特征部。在一些实施方案中，可提供软件算法以利用不具有专用硬件的MCU来进行时间戳测量和PTP时间同步。
[0020]本公开的实施方案允许使用通常可用的MCU作为端点控制器。例如，可能不需要具有专用IEEE 1588硬件的MCU。同时，PHY的要求可能保持为低的。
[0021]一些实施方案可特别适用于10SPE网络，诸如在汽车和服务器背板应用中。具体地讲，在10SPE网络中并且在一些实施方案中，可能需要以每个网络节点的最低成本执行时间同步，这在一些实施方案中可包括对没有完全IEEE 1588支持的成本有效的PHY的要求。可能不需要或不包括的一些特征部可包括高精度时钟、控制器、时间戳单元或事件发生器。
[0022]具有支持IEEE 1588的硬件的MCU可能不常见并且可能相对昂贵。此外，如果PHY向发射器(TX)或接收器(RX)路径添加了变化的延迟，则时间戳是以所需精度无法实现的MAC级。此类延迟在10SPE网络PHY中出现。当使用PHY级时间戳时，此类解决方案将用于时间戳的时钟实现为PHY，这导致关于如何允许从外部利用该时钟的困难问题。这将快速地导致过大且复杂的PHY设计，这增大了开发和生产成本。诸如汽车网络之类的环境对每个节点的最大成本提出了新的要求，这使得此类解决方案不可用。
[0023]在一些实施方案中，装置包括分组匹配电路、硬件定时器电路和处理器。分组匹配电路可由PHY或由模拟电路和数字电路的另一种合适的组合来实现。硬本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：分组匹配电路，所述分组匹配电路被配置为将接收的分组的内容与所述装置匹配，并且识别分组是否已被接收；硬件定时器电路，所述硬件定时器电路被配置为：基于来自所述分组匹配电路的同步分组已被匹配的信号来提供同步时间戳；以及基于来自所述分组匹配电路的在接收到所述同步分组之后后续分组已被匹配的信号来提供后续时间戳；和处理器，所述处理器被配置为基于所述同步时间戳和所述后续时间戳来调整时钟基础以确定同步时钟基础。2.根据权利要求1所述的装置，其中所述硬件定时器电路与所述分组匹配电路分开。3.根据权利要求1-2中任一项所述的装置，其中所述硬件定时器电路能够通过包括所述处理器的微控制器上的一个或多个通用输入-输出引脚来访问。4.根据权利要求1-3中任一项所述的装置，其中集成电路设备是PHY。5.根据权利要求4所述的装置，其中所述硬件定时器电路被配置为使用所述处理器上运行的软件可用的时钟以所述PHY级创建所述同步时间戳和所述后续时间戳。6.根据权利要求1-5中任一项所述的装置，其中：所述装置还包括输入端口和事件定时器，所述事件定时器被配置为在通过所述输入端口接收到外部事件信号时提供时钟计数；并且所述处理器被进一步配置为基于所述同步时钟基础调整所述外部事件信号的所述时钟计数，所述同步时钟基础通过基于所述同步时间戳和所述后续时间戳调整所述时钟基础来创建。7.根据权利要求1-6中任一项所述的装置，其中：所述同步分组被配置为包括发送方时间戳；所述后续分组被配置为包括调整时间戳；并且所述处理器被进一步配置为基于将所述调整时间戳应用于所述发送方时间戳来调整所述时钟基础以确定所述同步时钟基础。8.一种...

【专利技术属性】
技术研发人员：M，
申请(专利权)人：微芯片技术股份有限公司，
类型：发明
国别省市：