半导体封装制造技术

本发明专利技术公开一种半导体封装，包括：底部封装，包括基板，以并排方式布置在所述基板上的射频晶粒和系统单晶粒，覆盖所述射频晶粒和所述系统单晶粒的模塑料，以及位于所述模塑料上的中介体；连接元件，设置在所述基板的上表面上，其中所述连接元件围绕所述系统单晶粒；信号干扰屏蔽元件，设置在所述射频晶粒和所述系统单晶粒之间；以及顶部封装，安装在所述中介体上。这样信号干扰屏蔽元件可以阻止来自电路的潜在的数字高频数字信号干扰，以降低的噪声以满足灵敏度衰减的要求，以保护封装特别是底部封装的信号稳定。部封装的信号稳定。部封装的信号稳定。

【技术实现步骤摘要】
半导体封装


[0001]本专利技术涉及半导体
，尤其涉及一种半导体封装。

技术介绍

[0002]半导体集成电路晶粒或芯片通常进行封装以防止外部环境污染或损坏等。封装可以提供物理保护，稳定性，与封装内部晶粒的外部连接。在一些情况下，动态随机存取内存(Dynamic Random Access Memory，DRAM)封装可以堆栈在底部封装上，以便形成封装叠层(package-on-package，PoP)封装。
[0003]然而，设置在顶部封装(即DRAM封装)和底部封装之间的中介体(interposer)基板，以及用于与DRAM芯片通信的高频互连迹线和/或通孔，会对PoP封装的性能产生不利影响，特别是当底部封装包括易受攻击(vulnerable)的射频(radio-frequency，RF)芯片时。

技术实现思路

[0004]有鉴于此，本专利技术提供一种半导体封装，可以降低的噪声以满足灵敏度衰减(de-sense)的要求，以保护封装特别是底部封装的信号稳定。
[0005]根据本专利技术的第一方面，公开一种半导体封装，包括：
[0006]底部封装，包括基板，以并排方式布置在所述基板上的射频晶粒和系统单晶粒，覆盖所述射频晶粒和所述系统单晶粒的模塑料，以及位于所述模塑料上的中介体；
[0007]连接元件，设置在所述基板的上表面上，其中所述连接元件围绕所述系统单晶粒；
[0008]信号干扰屏蔽元件，设置在所述射频晶粒和所述系统单晶粒之间；以及
[0009]顶部封装，安装在所述中介体上。
[0010]本专利技术提供的半导体封装包括设置在所述射频晶粒和所述系统单晶粒之间的信号干扰屏蔽元件，可以阻止来自电路的潜在的数字高频数字信号干扰，以降低的噪声以满足灵敏度衰减的要求，以保护封装特别是底部封装的信号稳定。
附图说明
[0011]图1是示出根据本专利技术一个实施例的示例性PoP封装的示意性横截面图；
[0012]图2是图1中的示例性PoP封装的透视俯视图，示出了RF晶粒和SoC(system-on-a-chip，系统单芯片)晶粒的并排布置以及PoP封装的底部封装中RF晶粒和SoC晶粒周围的连接元件的布置；
[0013]图3是根据本专利技术另一实施例的PoP封装的透视俯视图，示出了围绕RF晶粒和SoC晶粒的连接元件的布置；
[0014]图4是示出图1中的示例性PoP封装的分离的接地平面配置的示意性局部俯视图；
[0015]图5是示出图1中的PoP封装的具有或不具有分离地接地平面的噪声与频率关系的曲线图；
[0016]图6是根据本专利技术另一实施例的PoP封装的示意性横截面图；
[0017]图7是根据本专利技术又一实施例的PoP封装的示意性横截面图；
[0018]图8是根据本专利技术又一实施例的PoP封装的示意性横截面图；
[0019]图9是图8中的示例性PoP封装的透视俯视图，示出了RF晶粒和SoC晶粒的并排布置以及设置在PoP的底部封装中的RF晶粒和SoC晶粒周围的连接元件的布置封装。
具体实施方式
[0020]在本专利技术实施例的以下详细描述中，参考了作为本专利技术的一部分的附图，并且其中通过图示的方式示出了可以实践本专利技术的特定优选实施例。足够详细地描述了这些实施例以使本领域技术人员能够实践它们，并且应该理解，可以利用其他实施例，并且可以在不脱离本专利技术的精神和范围的情况下进行机械，结构和程序上的改变。因此，以下详细描述不应被视为具有限制意义，并且本专利技术的实施例的范围仅由所附权利要求限定。
[0021]应当理解，尽管本实施例可以使用术语第一，第二，第三，主要，次要等来描述各种元件，部件，区域，层和/或部分，但是这些元件，部件，区域，层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件，组件，区域，层或部分与另一个元件，组件，区域，层或部分区分开。因此，在不脱离本专利技术构思的教导的情况下，下面讨论的第一或主要元件，组件，区域，层或部分可以称为第二或次要元件，组件，区域，层或部分。
[0022]本实施例可以使用空间相对术语，例如“在
…
之下”，“在
…
下方”，“下方”，“在
…
下面”，“在
…
之上”，“上方”，“在
…
上面”等，以便于描述图中一个元素或特征与另一个元素或特征的关系。应当理解，除了图中所示的方向取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。例如，如果图中的设备被翻转，则描述为在其他元件或特征“在
…
下方”或“在
…
之下”或“下方”的元件将被定向在其他元件或特征“在
…
之上”或“上方”。因此，示例性术语“在
…
下方”和“下方”可以包括上方和下方的方向。装置可以以其他方式定向(旋转90度或在其他方位)，并且相应地解释本文使用的空间相对描述符。另外，还应理解，当层被称为在两个层“之间”时，它可以是两个层之间的唯一层，或者也可以存在一个或多个中间层。
[0023]这里使用的术语仅用于描述特定实施例的目的，并不旨在限制本专利技术构思。如这里所使用的，单数形式“一”，“一个”和“该”，“所述”旨在也包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征，整体，步骤，操作，元件和/或组件的存在，但不排除存在或者添加一个或多个其他特征，整体，步骤，操作，元素，组件和/或其组合。如这里所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合，并且可以缩写为“/”。
[0024]应当理解，当元件或层被称为“在
…
上”，“连接到”，“耦合到”或“邻接”另一个元件或层时，它可以直接在另一个元件或层的上方，直接连接，直接耦合或直接邻接于另一个元件或层，或者可以在元件或层与另一个元件或层之间存在中间元件或层。相反，当元件被称为“直接在......上”，“直接连接到”，“直接耦合到”或“直接邻接”另一元件或层时，不存在中间元件或层。
[0025]注意：(i)整个附图中的相同特征将由相同的参考标记表示，并且它们不一定出现在每个附图的详细描述中，并且(ii)一系列附图可以示出单个项目的不同方面，每个方面与可能出现在整个序列中的各种参考标签相关联，或者可能仅出现在序列的选定图形中。
[0026]本专利技术涉及具有降低的噪声(小于噪声阈值水平)以满足灵敏度衰减(de-sense)要求的半导体芯片封装，其适合于5G(第五代移动通信)或汽车应用。根据一些实施例，半导体芯片封装可以是封装叠层(PoP)封装，其包括堆栈在RF-SiP(Radio-Frequency System In Package，射频系统级封装)封装(底部封装)上的DRAM封装(顶部封装)，但不限于此。可以减轻对底部RF-SiP封装中的RF芯片或晶粒的电磁干扰，并且可以减少源自高频数字传输的封装内噪本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装，其特征在于，包括：底部封装，包括基板，以并排方式布置在所述基板上的射频晶粒和系统单晶粒，覆盖所述射频晶粒和所述系统单晶粒的模塑料，以及位于所述模塑料上的中介体；连接元件，设置在所述基板的上表面上，其中所述连接元件围绕所述系统单晶粒；信号干扰屏蔽元件，设置在所述射频晶粒和所述系统单晶粒之间，并且接地；以及顶部封装，安装在所述中介体上。2.根据权利要求1所述的半导体封装，其特征在于，所述顶部封装是内存封装，其中所述内存封装是具有至少一个封装的动态随机存取内存晶粒的动态随机存取内存封装，其中所述射频晶粒是毫米波中频射频晶粒。3.根据权利要求1所述的半导体封装，其特征在于，所述连接元件包括铜/锡球，铜柱，铜凸块，铜通孔或穿透模塑通孔。4.根据权利要求1所述的半导体封装，其特征在于，所述连接元件和所述信号干扰屏蔽元件由所述模塑料包围。5.根据权利要求4所述的半导体封装，其特征在于，所述连接元...

【专利技术属性】
技术研发人员：林圣谋，吴文洲，刘兴治，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：