处理暨存储电路制造技术

本案公开一种处理暨存储电路，包含仲裁器、至少一第一级内存单元、中央处理单元以及至少一硬件加速引擎。第一级内存单元电性连接仲裁器，中央处理单元电性连接仲裁器并具有一第二级内存单元，中央处理单元通过仲裁器存取第一级内存单元，且中央处理单元于存取数据时，是优先存取第一级内存单元；硬件加速引擎电性连接仲裁器，以通过仲裁器存取第一级内存单元。其中，仲裁器设定中央处理单元存取第一级内存单元的优先权大于硬件加速引擎。级内存单元的优先权大于硬件加速引擎。级内存单元的优先权大于硬件加速引擎。

【技术实现步骤摘要】
处理暨存储电路


[0001]本案是有关一种系统单芯片(SOC)电路，特别是关于一种适用于数据存取密集的处理暨存储器电路。

技术介绍

[0002]在系统单芯片(SOC)产品中，会制订多种硬件加速引擎来协助中央处理单元(CPU)处理数据。如图1所示，图1为现有技术的硬件加速引擎来协助中央处理单元(CPU)处理数据。硬件加速引擎需要处理的数据需要通过总线来存取具有存储地址范围的内存(例如，数据是暂存于中央处理单元内部的内存或是连接总线的外部主存储器)。中央处理单元存取数据也是通过总线进行，也可以是中央处理单元内部的数据存取信道，这往往取决于所述数据存储位置是在中央处理单元(CPU)内的内存还是在外部的主存储器中。数据存储在中央处理单元内部的内存可以减少读取延迟，但中央处理单元内部的内存的容量往往无法太大。若系统单芯片是使用于数据存取密集的存储设备产品(如：固态硬盘(SSD)、U盘)时，上述的读取延迟将严重影响整个存储设备产品的效能。
[0003]由图1可知，无论数据是存储在中央处理单元的内存，还是连接总线的外部主存储器，对于硬件加速引擎而言，存取数据时都要先获得存取总线的权限后才能通过总线存取数据，对于数据存取密集型算法而言，不论是中央处理单元或是硬件加速引擎，皆需要密集存取总线，大部分的时间都消耗在总线上读取数据操作的延迟，而严重影响整个系统单芯片(SOC)的效能。且总线上的其他电路愈多或/及总线架构愈复杂的系统，因需先获得存取总线的权限，始可通过总线读取数据操作的延迟也会愈大，而无法有效加速处理时间。

技术实现思路

[0004]为了解决通过总线读取数据所造成的延迟的技术问题，本专利技术提供一种处理暨存储电路，以最优化数据通路的延迟，进而提高硬件加速引擎的性能。
[0005]本专利技术提供一种处理暨存储电路，包含仲裁器、至少一第一级内存单元、中央处理单元以及至少一硬件加速引擎。第一级内存单元电性连接仲裁器，中央处理单元电性连接仲裁器并具有一第二级内存单元，中央处理单元通过仲裁器存取第一级内存单元，且中央处理单元于存取数据时，是优先存取第一级内存单元；硬件加速引擎是电性连接仲裁器，以通过仲裁器存取第一级内存单元。其中，仲裁器设定中央处理单元存取第一级内存单元的优先权大于硬件加速引擎。
[0006]综上所述，本案在保证中央处理单元访问速度的情况下，将硬件加速引擎于物理实现上与内存紧耦合在一起，以减少中央处理单元及硬件加速引擎存取数据的时间开销，让数据通路的延迟最优化，进而提高硬件加速引擎的性能。
[0007]底下借由具体实施例配合所附的图式详加说明，当更容易了解本案的目的、
技术实现思路
及其所达成的功效。
附图说明
[0008]图1为是为现有技术的系统单芯片(SOC)电路的示意框图。
[0009]图2为根据本案一实施例的处理暨存储电路的示意框图。
[0010]图3为根据本案一实施例的中央处理单元的示意框图。
[0011]图4为根据本案另一实施例的中央处理单元的示意框图。
[0012]图5为根据本案另一实施例的处理暨存储电路的示意框图。
[0013]图6为根据本案一实施例的仲裁器的时序示意图。
具体实施方式
[0014]以下将配合相关图式来说明本案的实施例。在这些图式中，相同的标号表示相同或类似的组件或电路。
[0015]必须了解的是，使用在本说明书中的“包含”、“包括”等词，是用于表示存在特定的技术特征、数值、方法步骤、作业处理、组件和/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、组件，或以上的任意组合。
[0016]图2为根据本案一实施例的处理暨存储电路的示意框图，请参阅图2所示，处理暨存储电路10包含仲裁器12、内部总线13、至少一第一级内存单元14、中央处理单元16以及至少一硬件加速引擎18，且仲裁器12、第一级内存单元14、中央处理单元16及硬件加速引擎18是电性连接内部总线13，在此实施例中，至少一第一级内存单元14是以三个为例，但不以此为限，第一级内存单元14用以暂时存储(缓存)数据。第一级内存单元14及中央处理单元16是通过内部总线13电性连接仲裁器12，且中央处理单元16内部具有第二级内存单元20，中央处理单元16通过仲裁器12及内部总线13存取第一级内存单元14内的数据，其中，中央处理单元16于存取数据时，是优先存取第一级内存单元14内的数据，之后才会存取位于中央处理单元16内部的第二级内存单元20。硬件加速引擎18是通过内部总线13电性连接仲裁器12，以通过仲裁器12及内部总线13直接存取第一级内存单元14内的数据，其中，仲裁器12设定中央处理单元16存取第一级内存单元14的优先权大于硬件加速引擎18，因此在中央处理单元16及硬件加速引擎18同时要存取同一个第一级内存单元14时，仲裁器12会决定中央处理单元16优先存取第一级内存单元14，在中央处理单元16存取完成后，才会轮到硬件加速引擎18来存取第一级内存单元14。
[0017]由于原本设置于中央处理单元16内部的第一级内存单元14已移至中央处理单元16外部并连接至仲裁器12，因此，第一级内存单元14的容量可以依设计需求而加大；当然，第一级内存单元14的容量可不小于(等于或是大于位于中央处理单元16内部的第二级内存单元20的容量。中央处理单元16及硬件加速引擎18都可以根据仲裁器12而直接通过内部总线13存取第一级内存单元14，以减少中央处理单元16及硬件加速引擎18存取数据的时间。
[0018]在一实施例中，由于第一级内存单元14有多个，例如图2所示的三个第一级内存单元14，中央处理单元16可通过仲裁器12优先存取其中一个第一级内存单元14，以存取数据。其中，这些第一级内存单元14可以为相同尺寸规格的内存，也可以为不同尺寸规格的内存，可视实际使用状态来决定，使第一级内存单元14与仲裁器12的配合下可以实现中央处理单元16和硬件加速引擎18都有平均更小的存取延迟。
[0019]在一实施例中，中央处理单元16更另外电性连接总线22，且另有一主存储器24电
性连接至总线22，提供中央处理单元16通过总线22存取主存储器24内的数据。在一实施例中，主存储器24是为非挥发内存，例如固态硬盘(SSD)，用以存储数据。在一实施例中，总线22是为开放核心协议(Open Core Protocol，OCP)架构或是高级微控制器总线架构(Advanced Microcontroller Bus Architecture，AMBA)。
[0020]请同时参阅图2及图3所示，在一实施例中，中央处理单元16包含有一核心电路26、第一级控制电路28、第一级快取单元30、第二级控制电路32、前述的第二级内存单元20、第二级快取单元34以及总线接口单元(Bus Interface Unit，BIU)36。第一级控制电路28电性连接核心电路26及内部总线13，以通过内部总线13电性连接仲裁器12，使核心电路26优先通过第一级控制电路28本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理暨存储电路，其特征在于，包含：仲裁器；至少一第一级内存单元，电性连接所述仲裁器；至少一中央处理单元，电性连接所述仲裁器并具有一第二级内存单元，所述中央处理单元通过所述仲裁器存取所述至少一第一级内存单元，所述中央处理单元于存取数据时，是优先存取所述至少一第一级内存单元；以及至少一硬件加速引擎，电性连接所述仲裁器，以通过所述仲裁器存取所述至少一第一级内存单元；其中，所述仲裁器设定所述中央处理单元存取所述至少一第一级内存单元的优先权大于所述至少一硬件加速引擎。2.如请求项1所述的处理暨存储电路，其特征在于，所述至少一第一级内存单元的容量不小于所述第二级内存单元的容量。3.如请求项1所述的处理暨存储电路，其特征在于，所述中央处理单元更电性连接总线，且所述总线是用以电性连接至少一硬件装置，其中，所述处理暨存储电路，更包含从接口电路，电性连接内部总线及所述总线，使所述至少一硬件装置通过所述仲裁器以经由所述总线、所述从接口电路及所述内部总线存取所述至少一第一级内存单元。4.如请求项1或2或3所述的处理暨存储电路，其特征在于，更包含内部总线，所述仲裁器、所述至少一第一级内存单元、所述中央处理单元及所述至少一硬件加速引擎电性连接所述内部总线，使所述中央处理单元或所述至少一硬件加速引擎通过所述仲裁器及所述内部总线存取所述至少一第一级内存单元。5.如请求项4所述的处理暨存储电路，其特征在于，所述中央处理单元更包含：核心电路；第一级控制电路，电性连接所述核心电路及所述内部总线，以通过所述仲裁器存取所述至少一第一级内存单元；第一级快取单元，电性连接所述第一级控制电路，使所述核心电路通过所述第一级控制电路存取所述第一级快取单元；第二级控制电路，电性连接所述第一级控制电路；所述第二级内存单元，电性连接所述第二级控制电路，使所述核心电路通过所述第二级控制电路存取所述第二级内存单元；第二级快取单元，电性连接所...

【专利技术属性】
技术研发人员：林帅，张宇，
申请(专利权)人：合肥沛睿微电子股份有限公司，
类型：发明
国别省市：