一种提高ESD器件抗闩锁效应能力的电路制造技术

本实用新型专利技术提供了一种提高ESD器件抗闩锁效应能力的电路，包括：ESD器件、设置在ESD器件的发射极和基极之间的抑制电阻、第一寄生三极管、第二寄生三极管、第三寄生三极管以及外部电源；第一寄生三极管以及第二寄生三极管的基极与ESD器件的集电极连接，第一寄生三极管以及第二寄生三极管的发射极与ESD器件的基极连接，第一寄生三极管以及第二寄生三极管的集电极分别与外部电源连接；第三寄生三极管的基极分别与ESD器件的基极以及第一寄生三极管的发射极连接，第三寄生三极管的发射极与ESD器件的发射极连接，第三寄生三极管的集电极分别与ESD器件的集电极、第一寄生三极管的基极以及第二寄生三极管的基极连接。本实用新型专利技术能够提高ESD器件抗闩锁效应的能力。高ESD器件抗闩锁效应的能力。高ESD器件抗闩锁效应的能力。

【技术实现步骤摘要】
一种提高ESD器件抗闩锁效应能力的电路


[0001]本技术属于电子
，尤其涉及一种提高ESD器件抗闩锁效应能力的电路。

技术介绍

[0002]闩锁效应(latch-up)产生的条件：寄生的NPN和PNP形成PNPN结构，构成正反馈环路，且该正反馈环路的环路增益大于1，导致电路一旦进入latch-up而无法自动退出，反馈环路一直存在并进行放大，最终损坏芯片。常用的latcp-up测试方法包括电压测试和电流测试，用以模拟芯片在发生电压或电流瞬变时芯片的抗干扰能力。
[0003]其中图1为三极管PNP的剖面图，其中BE短接，并作为外接I/O端口；集电极C接地。其中HN表示高压N阱，NW表示N阱，PW表示P阱；N+和P+分别表示N型重掺杂和P型重掺杂。PNP结构的ESD器件与GGNMOS类似，同样有回滞(snapback)现象，可以很好的保护内部电路。
[0004]但图1在latch-up测试时会存在以下问题：在进行I/O负电流测试时，如图2所示，将形成寄生的NPN：QN1/QN2。其中ESD器件的基极作为寄生QN1/QN2的发射极，Psub作为基级，而集电极由外部电源的VDD提供。图2中的esd_mn5_io_3t为外部电源的VDD的ESD器件，RSUB和RNWELL分别表示衬底电阻和N阱电阻；NPN形成后，同样会形成PNP结构(PNP的发射极由另外模块的P+提供，如功率PMOS)，从而形成PNPN结构。如果不对QN1/QN2进行优化，很容易形成环路增益大于1的latch-up结构，产生大电流从而损坏芯片。可见，现有技术中ESD器件电路存在抗闩锁效应能力低的问题。

技术实现思路

[0005]本技术实施例提供一种提高ESD器件抗闩锁效应能力的电路，旨在解决现有技术中ESD器件电路抗闩锁效应能力低的问题。
[0006]本技术实施例提供一种具有自动保护功能的储能变流器，包括：
[0007]ESD器件；设置在ESD器件的发射极和基极之间的抑制电阻；第一寄生三极管；第二寄生三极管；第三寄生三极管以及外部电源；
[0008]所述第一寄生三极管以及所述第二寄生三极管的基极分别与所述ESD器件的集电极连接，所述第一寄生三极管以及所述第二寄生三极管的发射极分别与所述ESD器件的基极连接，所述第一寄生三极管以及所述第二寄生三极管的集电极分别与外部电源连接；
[0009]所述第三寄生三极管的基极分别与所述ESD器件的基极以及所述第一寄生三极管的发射极连接，所述第三寄生三极管的发射极与所述ESD器件的发射极连接，所述第三寄生三极管的集电极分别与所述ESD器件的集电极、所述第一寄生三极管的基极以及所述第二寄生三极管的基极连接。
[0010]更进一步地，还包括第一电阻以及第二电阻；
[0011]所述第一电阻一端与所述ESD器件的集电极连接，所述第一电阻的另一端分别与所述第三寄生三极管的集电极、第一寄生三极管的基极以及第二寄生三极管的基极连接；
[0012]所述第二电阻的一端与所述ESD器件的集电极连接，所述第二电阻的另一端分别与所述第三寄生三极管的集电极、第一寄生三极管的基极、第二寄生三极管的基极以及所述第一电阻的另一端连接。
[0013]更进一步地，还包括第四寄生三极管；
[0014]所述第四寄生三极管的基极分别与所述第一寄生三极管的集电极、所述第二寄生三极管的集电极以及所述外部电源中的ESD器件的基极连接，所述第四寄生三极管的发射极与所述外部电源中的ESD器件的发射极连接，所述第四寄生三极管的集电极分别与所述外部电源中的ESD器件的集电极、所述第一寄生三极管的基极以及所述第二寄生三极管的基极连接。
[0015]更进一步地，所述ESD器件为PNP三极管。
[0016]更进一步地，所述第一寄生三极管以及所述第二寄生三极管均为NPN三极管。
[0017]更进一步地，所述第三寄生三极管以及所述第四寄生三极管均为PNP三极管。
[0018]更进一步地，所述外部电源中的ESD器件为NPN三极管。
[0019]更进一步地，所述外部电源中的ESD器件为功率PMOS。
[0020]更进一步地，所述功率PMOS提供的电源电压为24V。
[0021]本技术所达到的有益效果：通过在ESD器件的发射极和基极之间增加抑制电阻的方法来抑制寄生的第一寄生三极管、第二寄生三极管，同时减小PNPN结构的环路增益，从而降低ESD器件发生latch-up的风险，而且在加入抑制电阻后不会影响ESD器件本身的ESD能力。因此，本技术提出的提高ESD器件抗闩锁效应能力的电路可以提高ESD器件抗latch-up的能力，在抑制寄生的第一寄生三极管、第二寄生三极管的同时，不会影响到ESD器件本身的ESD能力。
附图说明
[0022]图1是现有技术提供的一种三极管PNP结构的ESD器件剖面图；
[0023]图2是图1结构在闩锁效应测试时形成的寄生器件结构图；
[0024]图3是本技术实施例提供的一种提高ESD器件抗闩锁效应能力的电路的结构示意图；
[0025]图4是本技术实施例提供的另一种提高ESD器件抗闩锁效应能力的电路的结构示意图；
[0026]图5是图4的等效电路图。
具体实施方式
[0027]为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
[0028]本技术通过在ESD器件的发射极和基极之间增加抑制电阻的方法来抑制寄生的第一寄生三极管/第二寄生三极管，同时减小PNPN结构的环路增益，从而降低ESD器件发生latch-up的风险，而且在加入抑制电阻后不会影响ESD器件本身的ESD能力。因此，本技术提出的提高ESD器件抗闩锁效应能力的电路可以提高ESD器件抗latch-up的能力，在抑
制寄生的第一寄生三极管/第二寄生三极管的同时，不会影响到ESD器件本身的ESD能力。
[0029]实施例一
[0030]如图3所示，图3是本技术实施例提供的一种提高ESD器件抗闩锁效应能力的电路的结构示意图。
[0031]该提高ESD器件抗闩锁效应能力的电路1包括ESD器件2；设置在ESD器件2的发射极和基极之间的抑制电阻R
ESD
；第一寄生三极管QN1；第二寄生三极管QN2；第三寄生三极管QP1以及外部电源3。
[0032]所述第一寄生三极管QN1以及所述第二寄生三极管QN2的基极分别与所述ESD器件2的集电极连接，所述第一寄生三极管QN1以及所述第二寄生三极管QN2的发射极分别与所述ESD器件2的基极连接，所述第一寄生三极管QN1以及所述第二寄生三极管QN2的集电极分别与外部电源3连接。
[0033]所述第三寄生三极管QP1的基极分别与所述ESD器件2的基极以及本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种提高ESD器件抗闩锁效应能力的电路，其特征在于，包括：ESD器件；设置在ESD器件的发射极和基极之间的抑制电阻；第一寄生三极管；第二寄生三极管；第三寄生三极管以及外部电源；所述第一寄生三极管以及所述第二寄生三极管的基极分别与所述ESD器件的集电极连接，所述第一寄生三极管以及所述第二寄生三极管的发射极分别与所述ESD器件的基极连接，所述第一寄生三极管以及所述第二寄生三极管的集电极分别与外部电源连接；所述第三寄生三极管的基极分别与所述ESD器件的基极以及所述第一寄生三极管的发射极连接，所述第三寄生三极管的发射极与所述ESD器件的发射极连接，所述第三寄生三极管的集电极分别与所述ESD器件的集电极、所述第一寄生三极管的基极以及所述第二寄生三极管的基极连接。2.如权利要求1中所述的提高ESD器件抗闩锁效应能力的电路，其特征在于，还包括第一电阻以及第二电阻；所述第一电阻一端与所述ESD器件的集电极连接，所述第一电阻的另一端分别与所述第三寄生三极管的集电极、第一寄生三极管的基极以及第二寄生三极管的基极连接；所述第二电阻的一端与所述ESD器件的集电极连接，所述第二电阻的另一端分别与所述第三寄生三极管的集电极、第一寄生三极管的基极、第二寄生三极管的基极以及所述第一电阻的另一端连接。3.如权利要求1中所述的提高ES...

【专利技术属性】
技术研发人员：贺江平，王俊喜，孙晓良，
申请(专利权)人：深圳市思远半导体有限公司，
类型：新型
国别省市：