一种高速自适应判决反馈均衡器结构制造技术

本发明专利技术公开了一种高速自适应判决反馈均衡器结构，该结构包括线性均衡器、第一电流模加法器、第二电流模加法器、第一放大器G

【技术实现步骤摘要】
一种高速自适应判决反馈均衡器结构


[0001]本专利技术属于集成电路设计领域，具体涉及一种高速自适应判决反馈均衡器。

技术介绍

[0002]近年来，随着大数据、云计算等技术的兴起，对数据在通信链路上的传输速率及数据中心吞吐率的要求一直在提高。串行通信因其结构简单且适合长距离传输的特点逐渐占据优势。当串行通信链路上的数据速率不断提高时，由于介质损耗和趋肤效应，高速信号在通过有损信道后会产生严重的衰减和码间干扰(ISI)。判决反馈均衡器(DFE)将前一码元经过判决器判决后按抽头系数叠加到下一码元上，能从时域上对信号进行ISI消除，因此在接收器电路中得到广泛应用。常见的全速率DFE结构和半速率DFE结构采用D触发器(DFF)作为判决器。为了正确地消除ISI，DFE的反馈环路的总延迟不能大于信号的一个周期T。DFF的时钟与数据间延迟以及建立时间等使上述条件变得很苛刻。常见的半速率结构对DFF等器件的工作速率及时钟速率的要求更低，但需要采用双通道结构，且每一通道内相邻码元仅有一个能被正确地消除ISI。最后需要通过MUX将两通道内的信号整合成一路被正确地消除ISI的信号。
[0003]由于信道未知且存在时变性，引入自适应结构能够提高DFE的适用性。常见的自适应算法有迫零算法、最小均方(LMS)算法、以及递归最小二乘(RLS)算法。为简化计算电路规模及便于数字电路实现，常采用符号-符号最小均方(Sign-sign LMS)算法。Sign-sign LMS算法是LMS算法的简化，其使用瞬时平方误差代替均方误差，并将均衡器输出数据信号和误差信号都符号化。Sign-sign LMS算法在不同码型(如“00”和“01”)时会因参考电压的设定而得出相反的结果。这将影响自适应过程的收敛。
[0004]此外，为弥补信道对信号造成的衰减，在输出端常采用预加重结构。预加重结构能够增加信号中的高频分量而保持低频分量不变，从而实现对信道高频衰减的补偿。由于信号的高频分量主要出现在信号边沿的变化处，预加重结构常通过增加信号跳变边沿处的幅度实现预加重功能。

技术实现思路

[0005]本专利技术针对上述
技术介绍
存在的不足，提供一种高速自适应判决反馈均衡器结构，该结构为半速率结构，减小了反馈环路的反馈延迟,改善了自适应过程完成后的均衡效果，输出端具有预加重功能。
[0006]本专利技术是通过以下技术方案实现的，本专利技术包括：
[0007]一种高速自适应判决反馈均衡器，包括线性均衡器、第一电流模加法器、第二电流模加法器、第一放大器G
m1
、第二放大器G
m2
、IIR MUX、堆叠式MUX、DeMUX、第一输出缓冲、第二输出缓冲以及自适应控制模块；
[0008]所述线性均衡器两个输入端分别接外部数据信号以及自适应控制模块输出端的V
tune
信号，线性均衡器的输出端接第一电流模加法器的一个输入端以及第二电流模加法器
的一个输入端；所述第一电流模加法器的另一个输入端以及第二电流模加法器的另一个输入端都接自适应控制模块输出端的C
tap1
信号，第一电流模加法器的输出端以及第二电流模加法器的输出端分别接第一放大器G
m1
的输入端以及第二放大器G
m2
的输入端；所述第一放大器G
m1
的输出端以及第二放大器G
m2
的输出端分别接堆叠式MUX的两个输入端；所述堆叠式MUX的另外三个输入端分别接DeMUX的两个输出端以及预设时钟控制信号，堆叠式MUX的输出端接DeMUX的两个输入端以及自适应控制模块的一个输入端；所述DeMUX的另一个输入端接预设时钟信号CK，DeMUX的另外五个输出端分别接IIR MUX的两个输入端、自适应控制模块的一个输入端、第一输出缓冲的一个输入端以及第二缓冲的一个输入端；所述第一输出缓冲的输出端以及第二输出缓冲的输出端都向外部输出数据信号；
[0009]所述堆叠式MUX包括第一MUX1以及第二MUX2，第一MUX1的三个输入端分别接第一放大器G
m1
的输出端、第二放大器G
m2
的输出端以及第二MUX2的输出端，第一MUX1的输出端接DeMUX的两个输入端以及自适应控制模块的一个输入端，所述第二MUX2的三个输入端分别接DeMUX的两个输出端以及预设时钟信号CK，第二MUX2的输出端接第一MUX1的一个输出端；
[0010]所述DeMUX包括第一Latch1、第二Latch2、第三Latch3、第四Latch4以及第五Latch5，所述第一Latch1的两个输入端分别接堆叠式MUX的输出端以及预设时钟信号CK，第一Latch1的输出端接第三Latch3的一个输入端，第三Latch3的另一个输入端接预设时钟信号CK，第三Latch3的输出端接自适应控制模块的一个输入端以及第一输出缓冲的输入端，第二Latch2的两个输入端分别接堆叠式MUX的输出端以及预设时钟信号CK，第二Latch2的输出端接第四Latch4的一个输入端，第四Latch4的另一个输入端接预设时钟信号CK，第四Latch4的输出端接第五Latch5的一个输入端，第五Latch5的另一个输入端接预设时钟信号CK，第五Latch5的输出端接第二输出缓冲的输入端。
[0011]进一步的，所述IIR MUX包括第零～七NMOS管NM0～NM7、第零电阻R0以及第一电阻R1；
[0012]所述第零NMOS管NM0的栅极以及第一NMOS管NM1的栅极接差分输入信号V
in1
，第二NMOS管NM2的栅极以及第三NMOS管NM3的栅极接差分输入信号V
in2
，所述第零电阻R0的一端、第六NMOS管NM6的栅极、第零NMOS管NM0的漏极、第二NMOS管NM2的漏极以及第一电阻R1的一端、第七NMOS管NM7的的栅极、第三NMOS管NM3的漏极、第一NMOS管NM1的漏极接差分输出信号V
out1
，时钟信号CK接第四NMOS管NM4的的栅极，时钟信号CKN接第五NMOS管NM5的的栅极，控制信号V
C
接第六NMOS管NM6的源极、漏极以及第七NMOS管NM7的的源极、漏极；第零电阻R0的一端以及第一电阻R1的一端接电源电压VDD，第零电阻R0的另一端接第零NMOS管NM0的漏极、第二NMOS管NM2的漏极以及第六NMOS管NM6的栅极，第一电阻R1的另一端接第一NMOS管NM1的漏极、第三NMOS管NM3的漏极以及第七NMOS管NM7的的栅极，第六NMOS管NM6的源极接第六NMOS管NM6的漏极、第七NMOS管NM7的的源极以及第七NMOS管NM7的的漏极，第零NMOS管NM0的源极接第一NMOS管NM1的源极以及第四NMOS管NM4的的漏极，第二NMOS管NM2的源极接第三NMOS管NM3的源极以及第五NMOS管NM5的的漏极，第四NMOS管NM4的的源极接地，第五NMOS管NM5的的源极接地，第零NMOS管NM本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速自适应判决反馈均衡器，其特征在于：包括线性均衡器、第一电流模加法器、第二电流模加法器、第一放大器G
m1
、第二放大器G
m2
、IIR MUX、堆叠式MUX、DeMUX、第一输出缓冲、第二输出缓冲以及自适应控制模块；所述线性均衡器两个输入端分别接外部数据信号以及自适应控制模块输出端的V
tune
信号，线性均衡器的输出端接第一电流模加法器的一个输入端以及第二电流模加法器的一个输入端；所述第一电流模加法器的另一个输入端以及第二电流模加法器的另一个输入端都接自适应控制模块输出端的C
tap1
信号，第一电流模加法器的输出端以及第二电流模加法器的输出端分别接第一放大器G
m1
的输入端以及第二放大器G
m2
的输入端；所述第一放大器G
m1
的输出端以及第二放大器G
m2
的输出端分别接堆叠式MUX的两个输入端；所述堆叠式MUX的另外三个输入端分别接DeMUX的两个输出端以及预设时钟控制信号，堆叠式MUX的输出端接DeMUX的两个输入端以及自适应控制模块的一个输入端；所述DeMUX的另一个输入端接预设时钟信号CK，DeMUX的另外五个输出端分别接IIR MUX的两个输入端、自适应控制模块的一个输入端、第一输出缓冲的一个输入端以及第二缓冲的一个输入端；所述第一输出缓冲的输出端以及第二输出缓冲的输出端都向外部输出数据信号；所述堆叠式MUX包括第一MUX1以及第二MUX2，第一MUX1的三个输入端分别接第一放大器G
m1
的输出端、第二放大器G
m2
的输出端以及第二MUX2的输出端，第一MUX1的输出端接DeMUX的两个输入端以及自适应控制模块的一个输入端，所述第二MUX2的三个输入端分别接DeMUX的两个输出端以及预设时钟信号CK，第二MUX2的输出端接第一MUX1的一个输出端；所述DeMUX包括第一Latch1、第二Latch2、第三Latch3、第四Latch4以及第五Latch5，所述第一Latch1的两个输入端分别接堆叠式MUX的输出端以及预设时钟信号CK，第一Latch1的输出端接第三Latch3的一个输入端，第三Latch3的另一个输入端接预设时钟信号CK，第三Latch3的输出端接自适应控制模块的一个输入端以及第一输出缓冲的输入端，第二Latch2的两个输入端分别接堆叠式MUX的输出端以及预设时钟信号CK，第二Latch2的输出端接第四Latch4的一个输入端，第四Latch4的另一个输入端接预设时钟信号CK，第四Latch4的输出端接第五Latch5的一个输入端，第五Latch5的另一个输入端接预设时钟信号CK，第五Latch5的输出端接第二输出缓冲的输入端。2.根据权利要求1所述的一种高速自适应判决反馈均衡器，其特征在于：所述IIR MUX包括第零～七NMOS管NM0～NM7、第零电阻R0以及第一电阻R1；所述第零NMOS管NM0的栅极以及第一NMOS管NM1的栅极接差分输入信号V
in1
，第二NMOS管NM2的栅极以及第三NMOS管NM3的栅极接差分输入信号V
in2
，所述第零电阻R0的一端、第六NMOS管NM6的栅极、第零NMOS管NM0的漏极、第二NMOS管NM2的漏极以及第一电阻R1的一端、第七NMOS管NM7的的栅极、第三NMOS管NM3的漏极、第一NMOS管NM1的漏极接差分输出信号V
out1
，时钟信号CK接第四NMOS管NM4的的栅极，时钟信号CKN接第五NMOS管NM5的的栅极，控制信号V
C
接第六NMOS管NM6的源极、漏极以及第七NMOS管NM7的的源极、漏极；第零电阻R0的一端以及第一电阻R1的一端接电源电压VDD，第零电阻R0的另一端接第零NMOS管NM0的漏极、第二NMOS管NM2的漏极以及第六NMOS管NM6的栅极，第一电阻R1的另一端接第一NMOS管NM1的漏极、第三NMOS管NM3的漏极以及第七NMOS管NM7的的栅极，第六NMOS管NM6的源极接第六NMOS管NM6的漏极、第七NMOS管NM7的的源极以及第七NMOS管NM7的的漏极，第零NMOS管NM0的源极接第一NMOS管NM1的源极以及第四NMOS管NM4的的漏极，第二NMOS管NM2的源极接第三NMOS管
NM3的源极以及第五NMOS管NM5的的漏极，第四NMOS管NM4的的源极接地，第五NMOS管NM5的的源极接地，第零NMOS管NM0～第七NMOS管NM7的衬底接地。3.根据权利要求1所述的一种高速自适应判决反馈均衡器，其特征在于：所述DeMUX包括第一Latch1、第二Latch2、第三Latch3、第四Latch4以及第五Latch5；所述第一Latch1以及第二Latch2包括第二～四电阻R2～R4、第零电感L0、第一电感L1以及第八～十三NMOS管NM8～NM
13
；所述第三Latch3、第四Latch4以及第五Latch5包括第五电阻R5、第六电阻R6以及第十四～十九NMOS管NM
14
～NM
19
；所述第八NMOS管NM8的栅极以及第九NMOS管NM9的栅极接差分输入信号V
in3
，所述第三电阻R3的一端、第八NMOS管NM8的漏极、第十NMOS管NM
10
的栅极、第十一NMOS管NM
11
的漏极以及第四电阻R4的一端、第九NMOS管NM9的漏极、第十NMOS管NM
10
的漏极、第十一NMOS管NM
11
的栅极接差分输出信号V
out2
，所述第十二NMOS管NM
12
的栅极接时钟信号CK，第十三NMOS管NM
13
的栅极接时钟信号CKN；所述第二电阻R2的一端接电源电压VDD，第二电阻R2的另一端接第零电感L0的一端以及第一电感L1的一端，所述第零电感L0的另一端接第三电阻R3的一端，第一电感L1的另一端接第四电阻R4的一端，所述第三电阻R3的另一端接第八NMOS管NM8的漏极、第十NMOS管NM
10
的栅极以及第十一NMOS管NM
11
的漏极，第四电阻R4的另一端接第九NMOS管NM9的漏极、第十NMOS管NM
10
的漏极以及第十一NMOS管NM
11
的栅极，所述第八NMOS管NM8的源极接第九NMOS管NM9的源极以及第十二NMOS管NM
12
的漏极，第十NMOS管NM
10
的源极接第十一NMOS管NM
11
的源极以及第十三NMOS管NM
13
的漏极，第十二NMOS管NM
12
的源极接地，第十三NMOS管NM
13
的源极接地；所述第十四NMOS管NM
14
的栅极以及第十五NMOS管NM
15
的栅极接差分输入信号V
in4
，所述第五电阻R5的一端、第十四NMOS管NM
14
的漏极、第十六NMOS管NM
16
的栅极、第十七NMOS管NM
17
的漏极以及第六电阻R6的一端、第十五NMOS管NM...

【专利技术属性】
技术研发人员：张长春，赵文斌，张桄华，
申请(专利权)人：南京邮电大学，
类型：发明
国别省市：