一种亚阈值脉冲展宽电路制造技术

本发明专利技术涉及一种亚阈值脉冲展宽电路，包括第一或门、第二或门、第三或门、第一与门和第二与门。第一或门输入是窄脉冲和时钟，输出连接第二与门的输入，第二或门输入是窄脉冲和第一与门的输出，输出连接第一与门的输入，第三或门输入是展宽后的脉冲和第一与门的输出，输出连接第二与门的输入，第一与门输入是时钟和第二或门的输出，输出连接第二或门的输入，第二与门输入是第一或门的输出和第三或门的输出，输出展宽后的脉冲。当一个窄脉冲信号输入进来的时间是在时钟信号的高电平期间，则窄脉冲信号就会展宽到与时钟信号下降沿对齐，在第二与门的输出端得到一个与时钟信号下降沿对齐的展宽后的脉冲信号，实现了窄脉冲的展宽。实现了窄脉冲的展宽。实现了窄脉冲的展宽。

【技术实现步骤摘要】
一种亚阈值脉冲展宽电路


[0001]本专利技术涉及脉冲处理领域，特别是涉及一种亚阈值脉冲展宽电路。

技术介绍

[0002]目前，很多传感器和检测电路的输出是窄脉冲，但窄脉冲在亚阈值区容易导致信号不完整，所以在很多场景中都有将窄脉冲展宽的需求。因此，如何将窄脉冲展宽成为目前亟待解决的问题。

技术实现思路

[0003]本专利技术的目的是提供一种亚阈值脉冲展宽电路，以实现窄脉冲的展宽。
[0004]为实现上述目的，本专利技术提供了如下方案：一种亚阈值脉冲展宽电路，所述脉冲展宽电路包括：第一或门、第二或门、第三或门、第一与门和第二与门；待展宽的窄脉冲信号分别与第一或门的第一输入端和第二或门的第一输入端连接；时钟信号分别与第一或门的第二输入端和第一与门的第一输入端连接；第一或门的输出端与第二与门的第一输入端连接；第二或门的输出端与第一与门的第二输入端连接；第一与门的输出端分别与第二或门的第二输入端和第三或门的第一输入端连接；第三或门的输出端与第二与门的第二输入端连接；第二与门的输出端与第三或门的第二输入端连接；第二与门的输出端用于输出展宽后的脉冲信号。
[0005]可选地，当所述时钟信号为低电平时：所述第二与门的输出为低电平。
[0006]可选地，当所述时钟信号由低电平变为高电平时：若所述窄脉冲信号为低电平，所述第二与门的输出为低电平。
[0007]可选地，当所述时钟信号由低电平变为高电平时：若所述窄脉冲信号的输出为高电平，则所述第二与门的输出为由低电平变为高电平。
[0008]可选地，当所述时钟信号为高电平时：若第二与门的输出为低电平，则当所述窄脉冲信号由低电平变为高电平时，所述第二与门的输出由低电平变为高电平，并持续输出高电平，直到时钟信号由高电平变为低电平时，所述第二与门的输出由高电平变为低电平。
[0009]可选地，当所述时钟信号为高电平时：若所述第二与门的输出为高电平，则所述第二与门持续输出高电平，直到时钟信号由高电平变为低电平时，所述第二与门的输出由高电平变为低电平。
[0010]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：本专利技术涉及一种亚阈值脉冲展宽电路，包括第一或门、第二或门、第三或门、第一与门
和第二与门。第一或门输入是窄脉冲和时钟，输出连接第二与门的输入，第二或门输入是窄脉冲和第一与门的输出，输出连接第一与门的输入，第三或门输入是展宽后的脉冲和第一与门的输出，输出连接第二与门的输入，第一与门输入是时钟和第二或门的输出，输出连接第二或门的输入，第二与门输入是第一或门的输出和第三或门的输出，输出展宽后的脉冲。当一个窄脉冲信号输入进来的时间是在时钟信号的高电平期间，则窄脉冲信号就会展宽到与时钟信号下降沿对齐，在第二与门的输出端得到一个与时钟信号下降沿对齐的展宽后的脉冲信号，实现了窄脉冲的展宽。
附图说明
[0011]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0012]图1为本专利技术提供的亚阈值脉冲展宽电路的结构示意图；图2为本专利技术提供的亚阈值脉冲展宽电路的工作原理示意图。
[0013]符号说明：OR1—第一或门，OR2—第二或门，OR3—第三或门，AND1—第一与门，AND2—第二与门，p_ERR—待展宽的脉冲信号，ERR—展宽后的脉冲信号，Clk—时钟信号。
具体实施方式
[0014]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0015]本专利技术的目的是提供一种亚阈值脉冲展宽电路，以实现窄脉冲的展宽。
[0016]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0017]如图1所示，本专利技术的脉冲展宽电路包括：第一或门OR1、第二或门OR2、第三或门OR3、第一与门AND1和第二与门AND2；待展宽的窄脉冲信号p_ERR分别与第一或门OR1的第一输入端和第二或门OR2的第一输入端连接；时钟信号Clk分别与第一或门OR1的第二输入端和第一与门AND1的第一输入端连接；第一或门OR1的输出端与第二与门AND2的第一输入端连接；第二或门OR2的输出端与第一与门AND1的第二输入端连接；第一与门AND1的输出端分别与第二或门OR2的第二输入端和第三或门OR3的第一输入端连接；第三或门OR3的输出端与第二与门AND2的第二输入端连接；第二与门AND2的输出端与第三或门OR3的第二输入端连接；第二与门AND2的输出端用于输出展宽后的脉冲信号ERR。
[0018]即，第一或门OR1，输入是p_ERR和Clk，输出连接第二与门AND2的输入。第二或门OR2，输入是p_ERR和第一与门AND1的输出，输出连接第一与门AND1的输入。第三或门OR3，输入是ERR和第一与门AND1的输出，输出连接第二与门AND2的输入。第一与门与门AND1，输入
是Clk和第二或门OR2的输出，输出连接第二或门OR2的输入。第二与门与门AND2，输入是第一或门OR1的输出和第三或门OR3的输出，输出ERR。
[0019]如图2所示，本专利技术的脉冲展宽电路的工作原理为：当所述时钟信号由低电平变为高电平时：若所述窄脉冲信号为低电平，第二与门AND2的输出为低电平。
[0020]当时钟信号Clk由低电平变为高电平时：若窄脉冲信号p_ERR的输出为高电平，则第二与门AND2的输出为由低电平变为高电平。
[0021]当时钟信号Clk为高电平时：若第二与门AND2的输出为低电平，则当窄脉冲信号p_ERR由低电平变为高电平时，第二与门AND2的输出由低电平变为高电平，并持续输出高电平，直到时钟信号Clk由高电平变为低电平时，第二与门AND2的输出由高电平变为低电平。
[0022]当时钟信号Clk为高电平时：若第二与门AND2的输出为高电平，则第二与门AND2持续输出高电平，直到时钟信号Clk由高电平变为低电平时，第二与门AND2的输出由高电平变为低电平。
[0023]图2中V(ERR)表示的是展宽后的脉冲信号的电压，V(p_ERR)表示的是待展宽的脉冲信号的电压，V(Clk)表示的是时钟信号的电压。
[0024]如图2所示，当一个窄脉冲p_ERR输入进来后，如果这个窄脉冲在时钟Clk的高电平期间，脉冲就会展宽到与时钟Clk下降沿对齐，在ERR处得到一个与时钟下降沿对齐的展宽的脉冲。如果脉冲p_ERR发生在时钟Clk低电平期间，则在ERR处不会产生脉冲。
[0025]本说明书中各个实施例采用递进的方式描述，每本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种亚阈值脉冲展宽电路，其特征在于，所述脉冲展宽电路包括：第一或门、第二或门、第三或门、第一与门和第二与门；待展宽的窄脉冲信号分别与第一或门的第一输入端和第二或门的第一输入端连接；时钟信号分别与第一或门的第二输入端和第一与门的第一输入端连接；第一或门的输出端与第二与门的第一输入端连接；第二或门的输出端与第一与门的第二输入端连接；第一与门的输出端分别与第二或门的第二输入端和第三或门的第一输入端连接；第三或门的输出端与第二与门的第二输入端连接；第二与门的输出端与第三或门的第二输入端连接；第二与门的输出端用于输出展宽后的脉冲信号。2.根据权利要求1所述的亚阈值脉冲展宽电路，其特征在于，当所述时钟信号为低电平时：所述第二与门的输出为低电平。3.根据权利要求1所述的亚阈值脉冲展宽电路，其特征在于，当所述时钟信号由低电平变为高电...

【专利技术属性】
技术研发人员：胡晓宇，袁甲，于增辉，凌康，
申请(专利权)人：北京中科芯蕊科技有限公司，
类型：发明
国别省市：