一种PCIE链路冗余设计方法、装置终端及存储介质制造方法及图纸

本发明专利技术提供一种PCIE链路冗余设计方法、装置、终端及存储介质，所述方法步骤：在CPU与PCIE设备之间设置备用PCIE链路，并在各PCIE链路中设置开关模块；设置错误寄存器保存各PCIE链路通信状态；设置服务器上电时，CPU通过BIOS读取错误寄存器判断各PCIE链路是否正常通信，并在存在异常PCIE链路时，通过开关模块启动备用PCIE链路替换异常PCIE链路，直至各PCIE链路正常通信；设置PCIE设备正常工作时，CPU定时通过BIOS读取错误寄存器判断各PCIE链路是否正常通信，并在存在异常PCIE链路时，通过开关模块启动备用PCIE链路替换异常PCIE链路，直至各PCIE设备正常工作。PCIE设备正常工作。PCIE设备正常工作。

【技术实现步骤摘要】
一种PCIE链路冗余设计方法、装置终端及存储介质


[0001]本专利技术属于PCIE链路设计
，具体涉及一种PCIE链路冗余设计方法、装置、终端及存储介质。

技术介绍

[0002]无论是通用服务器还是存储产品，在市场上体现自身产品的竞争力主要途径就是对比硬件规格，例如比较CPU的核心数，内存的数量，以及可接的IO卡数量等，因此，在做产品的时候，不仅需要把产品本身的可靠性，运算能力及产品特色做出来，更需要使其硬件规格领先于竞争对手。
[0003]针对设备可外接的IO卡部分，无论是使用什么平台的CPU，其主要比拼的是CPU自身的PCIE总线的能力，在高密的系统设计中，对PCIE总线的应用更是一种接近极限的设计，为了在最小，最紧密的空间走出极限的PCIE走线，因此在PCIE走线PCB的设计上，可能就没法完全符合PCIE协议规范要求，因此就会出现信号质量不好的情况，会导致PCIE设备降lane，性能跑不上去以及误码多等各种各样的问题。
[0004]此为现有技术的不足，因此，针对现有技术中的上述缺陷，提供一种PCIE链路冗余设计方法、装置、设备及存储介质，是非常有必要的。

技术实现思路

[0005]针对现有技术的上述现有高密系统设计中，PCIE走线无法完全符合PCIE协议规范，会出现信号质量不好的各种问题的缺陷，本专利技术提供一种PCIE链路冗余设计方法、装置、设备及存储介质，以解决上述技术问题。
[0006]第一方面，本专利技术提供一种PCIE链路冗余设计方法，包括如下步骤：r/>[0007]S1.在CPU与PCIE设备之间设置备用PCIE链路，并在各PCIE链路中设置开关模块；
[0008]S2.设置错误寄存器保存各PCIE链路通信状态；
[0009]S3.设置服务器上电时，CPU通过BIOS读取错误寄存器判断各PCIE链路是否正常通信，并在存在异常PCIE链路时，通过开关模块启动备用PCIE链路替换异常PCIE链路，直至各PCIE链路正常通信；
[0010]S4.设置PCIE设备正常工作时，CPU定时通过BIOS读取错误寄存器判断各PCIE链路是否正常通信，并在存在异常PCIE链路时，通过开关模块启动备用PCIE链路替换异常PCIE链路，直至各PCIE设备正常工作。
[0011]进一步地，步骤S1具体步骤如下：
[0012]S11.在CPU与PCIE设备之间的PCIE链路中设置开关模块；
[0013]S12.在开关模块与PCIE设备之间设置备用PCIE链路。
[0014]进一步地，步骤S3具体步骤如下：
[0015]S31.设置服务器上电时，CPU通过BIOS读取错误寄存器，并根据错误寄存器状态判断各PCIE链路是否正常通信；
[0016]若是，进入步骤S4；
[0017]若否，进入步骤S32；
[0018]S32.CPU通过GPIO控制开关模块关闭异常PCIE链路，启动备用PCIE链路；
[0019]S33.各PCIE链路进行链路训练，直至各PCIE链路正常通信，各PCIE设备正常工作。
[0020]进一步地，步骤S4具体步骤如下：
[0021]S41.设置PCIE设备正常工作时，CPU定时通过BIOS读取错误寄存器，并根据错误寄存器判断各PCIE链路是否正常通信；
[0022]若是，返回步骤S41；
[0023]若否，进入步骤S42；
[0024]S42.CPU通过GPIO控制开关模块关闭异常PCIE链路，启动备用PCIE链路，直至各PCIE设备正常工作；
[0025]S43.CPU将关闭的异常PCIE链路上报系统。
[0026]第二方面，本专利技术提供一种PCIE链路冗余设计装置，包括：
[0027]备用PCIE链路设置模块，用于在CPU与PCIE设备之间设置备用PCIE链路，并在各PCIE链路中设置开关模块；
[0028]PCIE链路通信状态保存模块，设置错误寄存器保存各PCIE链路通信状态；
[0029]服务器上电PCIE链路监控模块，用于设置服务器上电时，CPU通过BIOS读取错误寄存器判断各PCIE链路是否正常通信，并在存在异常PCIE链路时，通过开关模块启动备用PCIE链路替换异常PCIE链路，直至各PCIE链路正常通信；
[0030]PCIE链路定时监控模块，用于设置PCIE设备正常工作时，CPU定时通过BIOS读取错误寄存器判断各PCIE链路是否正常通信，并在存在异常PCIE链路时，通过开关模块启动备用PCIE链路替换异常PCIE链路，直至各PCIE设备正常工作。
[0031]进一步地，备用PCIE链路设置模块包括：
[0032]开关模块设置单元，用于在CPU与PCIE设备之间的PCIE链路中设置开关模块；
[0033]备用PCIE链路设置单元，用于在开关模块与PCIE设备之间设置备用PCIE链路。
[0034]进一步地，服务器上电PCIE链路监控模块包括：
[0035]PCIE链路第一监控单元，用于设置服务器上电时，CPU通过BIOS读取错误寄存器，并根据错误寄存器状态判断各PCIE链路是否正常通信；
[0036]PCIE链路第一开关单元，用于存在异常PCIE链路时，设置CPU通过GPIO控制开关模块关闭异常PCIE链路，启动备用PCIE链路；
[0037]PCIE链路训练单元，用于设置各PCIE链路进行链路训练，直至各PCIE链路正常通信，各PCIE设备正常工作。
[0038]进一步地，PCIE链路定时监控模块包括：
[0039]PCIE链路第二监控单元，用于设置PCIE设备正常工作时，CPU定时通过BIOS读取错误寄存器，并根据错误寄存器判断各PCIE链路是否正常通信；
[0040]PCIE链路第二开关单元，用于设置CPU通过GPIO控制开关模块关闭异常PCIE链路，启动备用PCIE链路，直至各PCIE设备正常工作；
[0041]异常上报单元，用于设置CPU将关闭的异常PCIE链路上报系统。
[0042]第三方面，提供一种终端，包括：
[0043]处理器、存储器，其中，
[0044]该存储器用于存储计算机程序，
[0045]该处理器用于从存储器中调用并运行该计算机程序，使得终端执行上述第一方面的方法。
[0046]第四方面，提供了一种计算机存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述第一方面所述的方法。
[0047]本专利技术的有益效果在于，
[0048]本专利技术提供的PCIE链路冗余设计方法、装置、终端及存储介质，增加冗余的备用PCIE链路，再通过BIOS读取错误寄存器中PCIE链路的状态进行控制开关模块，最终通过备用PCIE链路来替换异常PCIE链路，实现PCIE链路的可靠性的增加；而无需关机即可优化PCIE链路，实现系统无感的PC本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PCIE链路冗余设计方法，其特征在于，包括如下步骤：S1.在CPU与PCIE设备之间设置备用PCIE链路，并在各PCIE链路中设置开关模块；S2.设置错误寄存器保存各PCIE链路通信状态；S3.设置服务器上电时，CPU通过BIOS读取错误寄存器判断各PCIE链路是否正常通信，并在存在异常PCIE链路时，通过开关模块启动备用PCIE链路替换异常PCIE链路，直至各PCIE链路正常通信；S4.设置PCIE设备正常工作时，CPU定时通过BIOS读取错误寄存器判断各PCIE链路是否正常通信，并在存在异常PCIE链路时，通过开关模块启动备用PCIE链路替换异常PCIE链路，直至各PCIE设备正常工作。2.如权利要求1所述的PCIE链路冗余设计方法，其特征在于，步骤S1具体步骤如下：S11.在CPU与PCIE设备之间的PCIE链路中设置开关模块；S12.在开关模块与PCIE设备之间设置备用PCIE链路。3.如权利要求1所述的PCIE链路冗余设计方法，其特征在于，步骤S3具体步骤如下：S31.设置服务器上电时，CPU通过BIOS读取错误寄存器，并根据错误寄存器状态判断各PCIE链路是否正常通信；若是，进入步骤S4；若否，进入步骤S32；S32.CPU通过GPIO控制开关模块关闭异常PCIE链路，启动备用PCIE链路；S33.各PCIE链路进行链路训练，直至各PCIE链路正常通信，各PCIE设备正常工作。4.如权利要求1所述的PCIE链路冗余设计方法，其特征在于，步骤S4具体步骤如下：S41.设置PCIE设备正常工作时，CPU定时通过BIOS读取错误寄存器，并根据错误寄存器判断各PCIE链路是否正常通信；若是，返回步骤S41；若否，进入步骤S42；S42.CPU通过GPIO控制开关模块关闭异常PCIE链路，启动备用PCIE链路，直至各PCIE设备正常工作；S43.CPU将关闭的异常PCIE链路上报系统。5.一种PCIE链路冗余设计装置，其特征在于，包括：备用PCIE链路设置模块(1)，用于在CPU与PCIE设备之间设置备用PCIE链路，并在各PCIE链路中设置开关模块；PCIE链路通信状态保存模块(2)，设置错误寄存器保存各PCIE链路通信状态；服务器上电PCIE链路监控模块(3)，用于设置服务器上电时，CPU通过BIOS读取错误寄存器判断各PCIE链...

【专利技术属性】
技术研发人员：高阳，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：