一种抑制厚外延层半导体器件寄生BJT的方法及结构技术

本发明专利技术提供一种抑制厚外延层半导体器件寄生BJT的方法及结构，其特征在于，包括以下步骤：提供半导体衬底，并在所述半导体衬底上形成外延层；在所述外延层上形成半导体器件，所述半导体器件包括：源区、漏区、栅极堆叠；在所述半导体器件周围形成与所述半导体器件不相连的导电层，用于减小基区电阻。相应地，本发明专利技术还提供一种应用本方法制造的半导体结构。采用本发明专利技术的方法以及半导体结构可以有效地抽取外延层中的非平衡载流子，大大减少寄生BJT的基区电阻，有效地抑制厚外延器件中的寄生BJT效应或者闩锁效应，从而减少泄漏电流、降低噪声、减小误开启概率，提高半导体器件的整体性能与可靠性。能与可靠性。能与可靠性。

【技术实现步骤摘要】
一种抑制厚外延层半导体器件寄生BJT的方法及结构


[0001]本专利技术涉及半导体制造领域，具体地说涉及一种抑制厚外延层半导体器件寄生BJT的方法及结构。

技术介绍

[0002]随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经达到纳米级)，因此半导体器件制造过程中对工艺控制的要求较高。随着微电子技术的高速发展，在高浓衬底上生长的外延层质量越来越好，因此近年来出现了很多基于外延层的厚外延器。在功率放大器件中，VDMOS(垂直双扩散金属氧化物半导体场效应晶体管)、LDMOS(横向扩散金属氧化物半导体场效应晶体管)、IGBT(绝缘栅双极型晶体管)等大功率器件基本都是在数微米到十几微米的外延层上进行制造的，可以承受高电压的高压器件。虽然外延层的质量越来越好，但是当外延层达到一定厚度时，厚的外延层就会使得寄生BJT(双极结型晶体管)的基区电阻非常大，尤其对于诸如LDMOS的横向高压器件来说，这个影响愈专利技术显。而由于基区电阻的增大，就会导致在外延层中微小的电流也可以使得寄生BJT开启或者因为寄生BJT的放大产生很大的漏电流。目前，需要一种能够有效抑制寄生BJT效应的方法，以有效提高半导体器件的整体性能。

技术实现思路

[0003]本专利技术阐明了一种利用导电层减小厚外延器件寄生BJT效应的方法。在厚外延器件中，注入适当浓度的与外延类型相同的杂质或者采用金属嵌入的方式形成导电层，应用导电层来收集外延层中多余的多数载流子。采用本专利技术能缩短漏电流流出的距离，改变漏电流的流径，减小外延器件中寄生BJT的基区电阻。
[0004]根据本专利技术的一个方面，提供一种抑制厚外延层半导体器件寄生BJT的方法及结构，包括以下步骤：提供半导体衬底，并在所述半导体衬底上形成外延层；在所述外延层上形成半导体器件，所述半导体器件包括：源区、漏区、栅极堆叠；在所述半导体器件周围形成与所述半导体器件不相连的导电层，用于减小基区电阻。可选的，还包括步骤：将所述导电层与所述衬底相连接。
[0005]根据本专利技术的另一个方面，提供一种半导体结构，其中，所述半导体结构包括：衬底、外延层、半导体器件以及导电层，其特征在于，所述外延层位于所述衬底之上；所述半导体器件形成于所述外延层中，所述半导体器件包括：源区、漏区、栅极堆叠；所述导电层形成于所述外延层中，所述导电层形成在所述半导体器件周围，并且与所述半导体器件不相连。
[0006]对于一般的横向厚外延器件，漏电流也就是寄生BJT的集电极电流I
C
＝bI
B
。过大的
基区电阻会使得寄生BJT不再工作在完全截止状态，以至于放大倍数b不再近似于0，因此会产生比较大的集电极电流I
C
，使器件出现漏电流过大的问题。应用在半导体结构中增加导电层的方法，可以使导电层吸收一部分电流，而使寄生BJT基区电流不再完全流入衬底，使漏电流的流径改变，且泻放路径缩短，进而有效减小了寄生BJT的基区电阻。如此使得寄生BJT工作在完全截止状态，放大倍数b近似等于0，集电极电流I
C
约为0。在厚外延器件中应用本专利技术的方法，可以有效抑制寄生BJT开启，解决由于寄生BJT的放大效应使得其漏电流过大的问题，减小闩锁发生几率。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显：图1为根据本专利技术一种抑制厚外延层半导体器件寄生BJT的方法及结构的具体实施方式的剖面图；图2为根据本专利技术一种抑制厚外延层半导体器件寄生BJT的方法及结构的具体实施方式的俯视图；图3为根据本专利技术一种抑制厚外延层半导体器件寄生BJT的方法及结构的具体实施方式的流程图；附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
[0007]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本专利技术省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本专利技术。
[0008]图1为根据本专利技术一种抑制厚外延层半导体器件寄生BJT的方法及结构的具体实施方式的剖面图。在图1中，以具有厚外延的P型衬底和外延的CMOS器件为例，该CMOS器件仅为本专利技术公开的一种实施例，可以延伸且不限制为LDMOS、IGBT、IGCT等具有厚外延的半导体器件。本实
施例中外延层(200)的厚度大于200μm。在极低电阻率的P型半导体衬底(100)上，生长高电阻率的P型厚外延层(200)。在外延层(200)上制作CMOS器件。CMOS器件包括：P掺杂(210)、N掺杂(220)、栅极(230)、N阱(240)、P阱(250)。环绕重掺杂(280)为且不限为经过注入与长时间退火形成的高浓度诸如砷、磷、硼等杂质分布，选择性地连接衬底(100)，但一定与多晶抽取棒(290)良好连接。环绕重掺杂(280)与多晶抽取棒(290)构成的非平衡载流子抽取结构置于CMOS工作区域附近，收集外延层(200)中的多数载流子。由于载流子部分被吸收，减小了寄生BJT的开启几率，解决由于寄生BJT效应造成的漏电流过大、闩锁失效等一系列问题。
[0008]图2为根据本专利技术一种抑制厚外延层半导体器件寄生BJT的方法及结构的具体实施方式的俯视图。在图2中，在半导体衬底上形成外延层(300)。在所述外延层(300)上形成CMOS器件，所述CMOS器件包括：P掺杂(310)、N掺杂(320)、栅极(330)、N阱(340)、P阱(350)。在所述CMOS器件周围形成与所述半导体器件不相连的环绕重掺杂(380)和多晶抽取棒(390)，用于抽取厚外延层中的非平衡载流子。如图所示，环绕重掺杂(380)和多晶抽取棒(390)与CMOS器件不相连且保持一定距离，该距离由工艺条件限制与器件耐压需求决定。
[0009]图3为根据本专利技术一种抑制厚外延层半导体器件寄生BJT的方法及结构本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抑制厚外延层半导体器件寄生BJT的方法及结构，其特征在于，结构为环绕重掺杂(280)和多晶抽取棒(290)。2.根据权利要求1所述的一种抑制厚外延层半导体器件寄生BJT的方法及结构，其特征在于，环绕重掺杂(280)为且不限为杂质注入、扩散方法形成，掺杂类型与多晶抽取棒(290)一致。多晶抽取棒(290)为且不限为ICP填充方法形成，掺杂浓度大于1E16cm-3
，掺杂类型与环绕重...

【专利技术属性】
技术研发人员：胡德霖，胡醇，田甜，柯胜，徐小雷，蒋莹，张恒也，黄涛，管逸恬，
申请(专利权)人：苏州电器科学研究院股份有限公司，
类型：发明
国别省市：