神经元电路制造技术

一种神经元电路，包括神经元阵列。神经元阵列包括多个半导体元件，其中半导体元件的每一者分别储存有权重值以产生相对应的输出电流、輸出电压或输出电阻。主要原因是半导体元件阵列分别接收多个输入讯号，通过改变神经元阵列中半导体元件的尺寸、半导体元件的耦接关系或透过控制电压来分别产生出不同的输出电流、输出电压或输出电阻，达成类神经网路所需要的运算结果。

【技术实现步骤摘要】
神经元电路
本专利技术涉及电路领域，且特别是有关于一种神经元电路(neuralcircuit)。
技术介绍
在现今的生活中，人工智能(ArtificialIntelligence,AI)广泛地应用于不同的
中，以达到辨识、警示、操作协助等应用。但由于AI发展快速、各种新型网络提出，且硬件效能需求也不断被拉高。为了因应人工智能发展的需求，高效人工智能的运算硬件亦成为主要的发展目标。进一步，实现人工智能的运算硬件主要可通过冯纽曼(VonNeumann)结构来实现，其主要是通过存储器储存权重值，以及通过处理单元处理输入信号并存取存储器权重值产生运算结果来进行神经元运算。但由于处理单元进行运算都需由存储器中所存取权重信息，会大幅消耗功率且造成运算延迟，冯纽曼结构会面临到冯纽曼瓶颈(VonNeumannBottleneck)，进而限制神经元硬件的功耗与运算速率表现。
技术实现思路
为了解决上述技术问题，本专利技术目的在于提供一种神经元电路，其可改善神经元电路在功耗与运算速率上的表现。本专利技术的神经元电路包括神经元阵列。神经元阵列包括多个半导体元件，其中每一个半导体元件分别储存有权重值以产生相对应的输出电流或对应的等效电阻值，神经元阵列分别接收多个输入信号，以控制神经元阵列中半导体元件并分别产生的输出电流或改变等效电阻，由于半导体元件之间相互耦接，使得神经元阵列的输出可产生与输入信号及权重状态相关的总电流或总等效电阻值，以达到高能效的运算结果。因此，本专利技术提供的神经元电路，因不需要额外至储存装置储存权重值的情况下，可通过本专利技术提出的神经元电路中的各半导体元件来储存相对应的权重值，进一步改善先前技术中存取权重值时所导致的运算功率及运算延迟的缺点，且有效降低制造成本。附图说明图1为本专利技术实施例一神经元阵列的示意图；图2为本专利技术实施例另一神经元阵列的示意图；图3为本专利技术实施例另一神经元阵列的示意图；图4为本专利技术实施例另一神经元阵列的示意图；图5为本专利技术实施例另一神经元阵列的示意图；图6为本专利技术实施例另一神经元阵列的示意图；图7为本专利技术实施例另一神经元阵列的示意图；图8为本专利技术实施例另一神经元阵列的部分布局图；图9A为本专利技术实施例另一神经元阵列的示意图；图9B、9C、9D绘示了图9A的虚线圈示处的不同金属层连接实施例；图10为本专利技术实施例另一神经元阵列的示意图；图11为本专利技术实施例一神经元阵列产生运算结果的等效示意图；图12为本专利技术实施例一神经元阵列输出信号处理的概念示意图；图13为本专利技术实施例一神经元阵列输出信号处理的概念示意图；图14为本专利技术实施例一神经元阵列输出信号处理的概念示意图。符号说明：1、2、3、4、5、6、7、8、9、10、11、12、13、14：神经元阵列110、120、130、140：运算电路141：电流传感器CL：电容Gnd：接地电压In1～Inm：输入信号L1、L2、L3、L4：金属层M11～Mmn、MS1：半导体元件R12、R13：电阻S1～Sn：输出端Wt1～Wtm：权重调整信号VD11～VDmn、VG11～VGmn：介层窗插(contactplug)Vdd：操作电压Vout：输出电压Vref3：参考电压D11～Dmn：扩散层具体实施方式为让本专利技术的上述特征和效果能阐述的更明确易懂，下文特举实施例，并配合说明书附图作详细说明如下。请参考图1，图1为本专利技术实施例一神经元阵列1的示意图。神经元阵列1包含有多个半导体元件M11～Mmn，其中每个半导体元件存有相对应的权重值以于使能或开启时产生相对应的输出电流或等效阻值。在本实施例中，半导体元件M11～Mmn可被分为n行与m列，而每一行的半导体元件(例如半导体元件M11、M21～Mm1、M12、M22～Mm2…等)可被分为相同的神经元子群组(下方说明书的说明将M11、M21～Mm1称为第一神经子群组、M12、M22～Mm2称为第二神经子群组…等，依此类推)，且共同耦接至一输出端(例如输出端S1～Sn)，而每一列的半导体元件(例如半导体元件M11～1n、M21～M2n…等)会共同接收一输入信号(例如输入信号In1～Inm)来控制该列半导体元件的电流大小或等效阻值。因此，神经元阵列1中的每个半导体元件M11～Mmn可被设计为神经元胞，用来储存相对应的权重值使每个半导体元件M11～Mmn产生相对应的电流或等效电阻，每个输出端S1～Sn上会流过每个神经元子群组中所有半导体元件的电流，通过判断输出端上的电流或电压可产生相对应于每个神经元子群组的运算结果。其中，神经元阵列1的行数与列数可依据不同的设计需求进行调整，并不受限于本实施例所记载的内容。依据不同的设计概念及使用者需求，半导体元件可具有不同的实施方式。在一实施例中，半导体元件可为金氧半场效晶体管(MetalOxideSemiconductorField-Effect-Transistor、MOSFET)。在一实施例中，半导体元件可为双极性晶体管(BipolarJunctionTransistor，BJT)。在一实施例中，半导体元件可为真空管(VacuumTube)。在一实施例中，半导体元件可为量子闸。以下说明内容以示例性的方式，针对以半导体元件为金氧半场效晶体管的实施方式进行说明，但本专利技术所属领域具通常知识者当可明白本专利技术的范畴不以此为限。进一步，神经元子群组中的每个半导体元件具有第一端、第二端及控制端。半导体元件依据不同的设置关系以及接收信号会储存有相对应的权重值。在一实施例中，每个半导体元件中的栅极宽度长度比会依据每个半导体元件相对应的权重值被调整。举例而言，半导体元件中的栅极宽度长度比可依据设计所需的权重值被加大或降低，进而调整每个半导体元件的输出电流或等效阻值。换言之，每个半导体元件可依据被设置的栅极的宽度长度比来储存相对应的权重值，以产生相对应的输出电流或等效阻值。在一实施例中，每个半导体元件的阈值电压会依据其相对应的权重值被设置。举例而言，半导体元件的阈值电压可依据设计的权重值被加大或降低，在输入信号的电压相同的情况下，每个半导体元件的控制端与第二端(例如栅极与源极)之间电压差虽然不变，但每个半导体元件的阈值电压产生可依据相对应权重值使每个半导体元件产生相对应的输出电流或等效阻值。换言之，每个半导体元件可依据被设置的阈值电压来储存相对应的权重值。在一实施例中，半导体元件M11～Mmn可以通过低阈值电压(LowThresholdVoltage、LVT)或超低阈值电压(UltraLowThresholdVoltage、ULVT)等不同制造方法制成，故半导体元件的控制端与第二端(例如栅极与源极)之间的电压差可产生不同的输出电流或等效阻值。因此，神经元阵列1可依据半导体元件被设置的不同的阈值电压调整半导体元件的权本文档来自技高网...

【技术保护点】
1.一种神经元电路，包括：/n神经元阵列，包括多个半导体元件，其特征在于，每一个所述半导体元件分别储存有权重值以产生相对应的输出电流，且所述多个半导体元件被分为多个神经元子群组，/n其中所述多个神经元子群组分别接收多个输入信号，以控制所述多个半导体元件分别产生的所述输出电流，且每一个所述神经元子群组通过输出端加总所述多个半导体元件的所述多个输出电流以产生运算结果。/n

【技术特征摘要】
20191202 TW 108143959;20190703 US 62/870,0611.一种神经元电路，包括：
神经元阵列，包括多个半导体元件，其特征在于，每一个所述半导体元件分别储存有权重值以产生相对应的输出电流，且所述多个半导体元件被分为多个神经元子群组，
其中所述多个神经元子群组分别接收多个输入信号，以控制所述多个半导体元件分别产生的所述输出电流，且每一个所述神经元子群组通过输出端加总所述多个半导体元件的所述多个输出电流以产生运算结果。


2.如权利要求1所述的神经元电路，其特征在于，每一个所述多个半导体元件的所述权重值对应于每一个所述多个半导体元件的栅极宽度长度比以及阈值电压的至少其中之一。


3.如权利要求1所述的神经元电路，其特征在于，每一个所述半导体元件具有第一端、第二端及控制端，所述第一端耦接于所述输出端，所述第二端耦接于第一参考电压，所述控制端接收所述多个输入信号的其中之一。


4.如权利要求1所述的神经元电路，其特征在于，每一个所述半导体元件具有第一端、第二端及控制端，所述第一端耦接于所述输出端，所述第二端接收权重调整信号，所述控制端接收所述多个输入信号的其中之一。


5.如权利要求1所述的神经元电路，其特征在于，每一个所述半导体元件具有第一端、第二端及控制端，所述第一端接收所述多个输入信号的其中之一，所述第二端耦接于所述输...

【专利技术属性】
技术研发人员：张世杰，李思翰，许世玄，苏建维，李亨元，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：中国台湾;71