RapidIO接口架构和数据处理方法技术

本发明专利技术公开了一种RapidIO接口架构和数据处理方法，其中接口架构包括用于接收和发送数据的RapidIO接口模块；DMA模块；DDR3存储器；与所述DDR3存储器和DMA模块连接的DRR3控制器模块；ARM9处理器模块；AI协处理模块；与所述RapidIO接口模块连接的SPARC处理器模块；以及与所述RapidIO接口模块、DMA模块、DRR3控制器模块、SPARC处理器模块、ARM9处理器模块和AI协处理模块连接的AXI4桥接模块。本发明专利技术能够解决人工智能芯片对高速数据处理的要求。

【技术实现步骤摘要】
RapidIO接口架构和数据处理方法
本专利技术涉及人工智能芯片
，尤其涉及一种RapidIO接口架构和数据处理方法。
技术介绍
人工智能将推动新一轮计算革命。深度学习需要海量数据并行运算，传统计算架构无法支撑深度学习的大规模并行计算需求。为了拓展单芯片的功能性，往往采取异构多核的体系架构。珠海欧比特宇航科技股份有限公司设计的OAI-18异构多核人工智能芯片实现了ARM处理器与SPARC处理器同在一片芯片上的结构。在此芯片中设计并使用基于异构多核人工智能芯片的RapidIO接口架构，以解决人工智能芯片对高速数据处理的要求就很有必要。
技术实现思路
本专利技术旨在至少解决现有技术中存在的技术问题之一。为此，本专利技术提供一种RapidIO接口架构，能够解决人工智能芯片对高速数据处理的要求。本专利技术还提出一种用于上述RapidIO接口架构的数据处理方法。根据本专利技术的第一方面实施例的RapidIO接口架构，包括：用于接收和发送数据的RapidIO接口模块；DMA模块；DDR3存储器；与所述DDR3存储器和DMA本文档来自技高网...

【技术保护点】
1.一种RapidIO接口架构，其特征在于，包括：/n用于接收和发送数据的RapidIO接口模块；/nDMA模块；/nDDR3存储器；/n与所述DDR3存储器和DMA模块连接的DRR3控制器模块；/nARM9处理器模块；/nAI协处理模块；/n与所述RapidIO接口模块连接的SPARC处理器模块；以及/n通过AXI4总线接口与所述RapidIO接口模块、DMA模块、DRR3控制器模块、SPARC处理器模块、ARM9处理器模块和AI协处理模块连接的AXI4桥接模块。/n

【技术特征摘要】
1.一种RapidIO接口架构，其特征在于，包括：
用于接收和发送数据的RapidIO接口模块；
DMA模块；
DDR3存储器；
与所述DDR3存储器和DMA模块连接的DRR3控制器模块；
ARM9处理器模块；
AI协处理模块；
与所述RapidIO接口模块连接的SPARC处理器模块；以及
通过AXI4总线接口与所述RapidIO接口模块、DMA模块、DRR3控制器模块、SPARC处理器模块、ARM9处理器模块和AI协处理模块连接的AXI4桥接模块。


2.根据权利要求1所述的RapidIO接口架构，其特征在于，
所述RapidIO接口模块接收所述SPARC处理器模块发送的控制信号，接收数据时通过所述DMA模块、AXI4桥接模块和DDR3控制器模块将接收的数据写入所述DDR3存储器中，发送数据时通过所述DMA模块和DDR3控制器从DDR3存储器中读取数据。


3.根据权利要求1所述的RapidIO接口架构，其特征在于，
所述AXI4桥接模块，用于符合AXI4通信协议的数据的桥接。


4.根据权利要求1所述的RapidIO接口架构，其特征在于，
所述ARM9处理器模块和AI协处理器模块受所述SPARC处理器模块控制，经过所述AXI4桥接模块和DDR3控制器模块从所述DDR3存储器中读出要处理的数据，处理完毕后再写回所述DDR3存储器。


5.根据权利要求1所述的RapidIO接口架构，其特征在于，
所述AXI4桥接模块包括NIC400异步转换桥IP核。


6.一种用于如权利要求1至5所述的RapidIO接口架构的数据处理方法，其特征在于...

【专利技术属性】
技术研发人员：颜军，黄仕林，颜志宇，龚永红，唐芳福，韩俊，
申请(专利权)人：珠海欧比特宇航科技股份有限公司，
类型：发明
国别省市：广东;44