像素结构、阵列基板及显示面板制造技术

本发明专利技术公开了一种像素结构、阵列基板及显示面板，该像素结构包括第一数据线；第一栅线和第二栅线；第一像素单元，包括第一像素电极和第一薄膜晶体管；第二像素单元，包括第二像素电极和第二薄膜晶体管；其中，第一像素单元和第二像素单元沿第二方向排列；第一像素电极相对第二像素电极靠近于第一数据线设置，第一薄膜晶体管和第二薄膜晶体管均靠近于第一数据线设置；第一漏极与第一像素电极之间设有第一连接走线，第二漏极与第二像素电极之间设有与第一连接走线对应使得第一像素单元和第二像素单元电容匹配的第二连接走线。本发明专利技术提供的像素结构、阵列基板及显示面板能够提高像素电极对称性和像素开口率，提高显示亮暗均匀度，提高显示品质。

【技术实现步骤摘要】
像素结构、阵列基板及显示面板
本专利技术涉及显示
，特别涉及一种像素结构、阵列基板及显示面板。
技术介绍
在显示面板中，采用双栅像素驱动结构，使得栅线增加一倍，同时数据线减少了一倍，能够降低驱动成本，从而降低生产成本。在采用双栅驱动的像素结构中，若相邻的两列像素单元连接至同一数据线且对称设于数据线两侧，则易出现竖纹等不良。若为了提高显示品质，可使得以相邻的两个像素单元为一组，连接至同一数据线且均设置于数据线同侧，而同列中相邻的两组像素连接至不同数据线，则可令一组像素与其上下左右的像素组的极性均相反，由此来改善显示品质。但此种设置将出现连接至同一数据线的两个像素单元至数据线的距离不同，而这样将容易出现相邻的两个像素单元的电容不匹配，使得亮暗分布不均造成显示不良；若为了改善电容的不均将薄膜晶体管设置在两个像素单元之间来达到电容匹配的目的，则会降低像素开口率或者令像素电极对称性不佳。
技术实现思路
本专利技术的主要目的是提出一种像素结构、阵列基板及显示面板，旨在提高像素开口率和像素电极对称性，保证像素单元之间的电容匹配，以提本文档来自技高网...

【技术保护点】
1.一种像素结构，其特征在于，包括：/n第一数据线，所述第一数据线沿第一方向延伸；/n第一栅线和第二栅线，所述第一栅线和第二栅线均沿与所述第一方向交叉的第二方向延伸；/n第一像素单元，所述第一像素单元包括第一像素电极和第一薄膜晶体管，所述第一薄膜晶体管包括与所述第一栅线连接的第一栅极、与所述第一数据线连接的第一源极以及与所述第一像素电极连接的第一漏极；/n第二像素单元，所述第二像素单元包括第二像素电极和第二薄膜晶体管，所述第二薄膜晶体管包括与所述第二栅线连接的第二栅极、与所述第一数据线连接的第二源极以及与所述第二像素电极连接的第二漏极；/n其中，所述第一像素单元和第二像素单元沿所述第二方向排列...

【技术特征摘要】
1.一种像素结构，其特征在于，包括：
第一数据线，所述第一数据线沿第一方向延伸；
第一栅线和第二栅线，所述第一栅线和第二栅线均沿与所述第一方向交叉的第二方向延伸；
第一像素单元，所述第一像素单元包括第一像素电极和第一薄膜晶体管，所述第一薄膜晶体管包括与所述第一栅线连接的第一栅极、与所述第一数据线连接的第一源极以及与所述第一像素电极连接的第一漏极；
第二像素单元，所述第二像素单元包括第二像素电极和第二薄膜晶体管，所述第二薄膜晶体管包括与所述第二栅线连接的第二栅极、与所述第一数据线连接的第二源极以及与所述第二像素电极连接的第二漏极；
其中，所述第一像素单元和第二像素单元沿所述第二方向排列；所述第一像素电极相对所述第二像素电极靠近于所述第一数据线设置，所述第一薄膜晶体管和第二薄膜晶体管均靠近于所述第一数据线设置；
所述第一漏极与所述第一像素电极之间设有第一连接走线，所述第二漏极与所述第二像素电极之间设有与所述第一连接走线对应使得所述第一像素单元和第二像素单元电容匹配的第二连接走线。


2.如权利要求1所述的像素结构，其特征在于，所述第一像素单元和第二像素单元设置于所述第一数据线的同一侧。


3.如权利要求2所述的像素结构，其特征在于，所述第一薄膜晶体管和第二薄膜晶体管分别设置于所述第一像素电极沿所述第一方向的两侧且对称布置。


4.如权利要求1所述的像素结构，其特征在于，所述第一像素电极和第二像素电极形状一致且对称布置。


5.如权利要求1所述的像素结构，其特征在于，所述第一栅线包括在第一方向上远离所述第一像素电极设置的第一容纳段、在第一方向上靠近所述第二像素电极设置的第一连接段以及设置于所述第一容纳段和第一连接段之间的第一弯折段；所述第一容纳段与第一弯折段之间形成容纳所述第一薄膜晶体管的容纳空间；所述第二栅线包括在第一方向上远离所述第一像素电极设置的第二容纳段、在第一方向上靠近所述第二像素电极设置的第二连接段以及设置于所述第二容纳段和第二连接段之间的第二弯折段；所述第二容纳段与第二弯折段之间形成容纳所述第二薄膜晶体管的容纳空间。


6.如权利要求1所述的像素结构，其特征在于，所述第一栅线与所述第一栅极连接的两端在所述第一方向上错开设置；所述第二栅线与所述第二栅极连接的两端在所述第一方向上错开设置。


7.如权利要求1所述的像素结构，其特征在于，所述第一源极与所述第一漏极均沿所述第二方向延伸布置；所述第二源极与所述第二漏极均沿所述第二方向延伸布置。


8.如权利要求1所述的像素结构，其特征在于，所述第一连接走线和所述第二连接走线的走线阻抗相等。


9.如权利要求1所述的像素结构，其特征在于，所述第一连接走线和所述第二连接走线的长度和宽度均相等。


10.如权利要求1所述的像素结构，其特征在于，所述第一连接走线形成的存储电容等于所述第二连接走线形成的存储电容。


11.如权利要求1所述的像素结构，其特征在于，所述像素结构还包括公共电极；所述公共电极与所述第一像素电极以及所述公共电极与所述第一连接走线形成所述第一像素单元的存储电容；所述公共电极与所述第二像素极以及所述公共电极与所述第二连接走线形成所述第二像素单元的存储电容。


12.如权利要求1-11任一项所述的像素结构，其特征在于，所述第一数据线的数量为多条且多条所述第一数据线沿第二方向排列布置；所述第一栅线和第...

【专利技术属性】
技术研发人员：林弘峻，张天豪，胡云钦，常红燕，施明宏，陈政鸿，李伟，
申请(专利权)人：惠科股份有限公司，
类型：发明
国别省市：广东;44