模数转换器的可配置过采样制造技术

一种系统包含中央处理单元CPU核心(102)和脉宽调制器PWM控制器(110)，所述脉宽调制器控制器配置为生成具有PWM周期的PWM控制信号。所述系统还包含模数转换器ADC(162)、累加器(170)、和寄存器(178)以及过采样寄存器组(120)。过采样寄存器组(120)可由CPU核心(102)配置，以指定每个PWM周期期间ADC(162)将模拟信号转换成数字样本以产生多个数字样本的时间点。连续数字样本之间的时间间隔在所指定的时间点之间变化。累加器(170)累加来自ADC的数字样本，并且将累加和存储在和寄存器(178)中。CPU核心从和寄存器(178)读取累加和，并且可以使用累加和来计算数字样本的度量(例如，平均值)。

【技术实现步骤摘要】
【国外来华专利技术】模数转换器的可配置过采样
技术介绍
模数转换器(ADC)将模拟信号转换成数字值。ADC应用广泛。在一些实施方式中，ADC用于对模拟信号进行“过采样”。对模拟信号进行过采样包括对模拟信号进行多次转换，并且然后将所得数字值一起平均。过采样有助于滤除各种噪声源，诸如来自传感器的模拟信号中可能存在的噪声、模数转换过程中固有的噪声等。
技术实现思路
在一个示例中，系统包含中央处理单元(CPU)核心和脉宽调制器(PWM)控制器，所述脉宽调制器控制器配置为生成具有PWM周期的PWM控制信号。所述系统还包含模数转换器(ADC)、累加器、和寄存器以及过采样寄存器组。过采样寄存器组可由CPU核心配置，以指定每个PWM周期期间ADC将模拟信号转换成数字样本以产生多个数字样本的时间点。连续数字样本之间的时间间隔在所指定的时间点之间变化。累加器累加来自ADC的数字样本，并且将累加和存储在和寄存器中。在一些示例中，CPU核心从和寄存器读取累加和和转换的样本数量，并且可以使用累加和和转换的样本数量来计算数字样本的度量(例如，平均值)。附图说明>对于各种示例的详细本文档来自技高网...

【技术保护点】
1.一种系统，包括：/n中央处理单元CPU核心；/n脉宽调制器PWM控制器，所述脉宽调制器控制器耦合到所述CPU核心，并且配置为生成具有PWM周期的PWM控制信号；/n模数转换器ADC，所述模数转换器耦合到所述PWM控制器；/n累加器，所述累加器耦合到所述ADC；/n和寄存器，所述和寄存器耦合到所述累加器；以及/n过采样寄存器组，所述过采样寄存器组可由所述CPU核心配置，以指定每个PWM周期期间所述ADC将模拟信号转换成数字样本以产生多个数字样本的时间点，其中，连续数字样本之间的时间间隔在所指定的时间点之间变化；/n其中，所述累加器用于累加来自所述ADC的数字样本，并且将累加和存储在所述和寄存...

【技术特征摘要】
【国外来华专利技术】20180622 US 62/688,821;20181126 US 16/200,2361.一种系统，包括：
中央处理单元CPU核心；
脉宽调制器PWM控制器，所述脉宽调制器控制器耦合到所述CPU核心，并且配置为生成具有PWM周期的PWM控制信号；
模数转换器ADC，所述模数转换器耦合到所述PWM控制器；
累加器，所述累加器耦合到所述ADC；
和寄存器，所述和寄存器耦合到所述累加器；以及
过采样寄存器组，所述过采样寄存器组可由所述CPU核心配置，以指定每个PWM周期期间所述ADC将模拟信号转换成数字样本以产生多个数字样本的时间点，其中，连续数字样本之间的时间间隔在所指定的时间点之间变化；
其中，所述累加器用于累加来自所述ADC的数字样本，并且将累加和存储在所述和寄存器中；并且
其中，所述CPU核心用于从所述和寄存器读取所述累加和。


2.根据权利要求1所述的系统，进一步包括计数寄存器，所述计数寄存器对于由所述ADC执行的每次转换都将递增。


3.根据权利要求2所述的系统，其中，所述计数寄存器可由所述CPU核心读取。


4.根据权利要求2所述的系统，其中，所述CPU核心用于从所述计数寄存器读取值，并且基于所述累加和和从计数寄存器读取的所述值来计算度量。


5.根据权利要求4所述的系统，其中，所述PWM控制器赋活信号以触发所述ADC将所述模拟信号转换成所述数字样本。


6.根据权利要求1所述的系统，其中，所述CPU核心用于基于所述累加和来计算度量。


7.根据权利要求6所述的系统，其中，所述PWM控制器包含计数器，并且所述PWM控制器基于来自所述计数器的计数值赋活信号以触发所述ADC将所述模拟信号转换成所述数字样本，所述计数值与所述过采样寄存器组中的多个值中的任何一个匹配。


8.根据权利要求1所述的系统，其中：
所述和寄存器是最终和寄存器；
所述累加器包含部分和寄存器，在由所述ADC执行的多次转换中的每次上，所述累加和被更新到所述部分和寄存器中；并且
基于来自所述CPU核心的信号的赋活，将所述累加和从所述部分和寄存器传送到最终和寄存器。


9.根据权利要求1所述的系统，其中，所述和寄存器是最终和寄存器，并且所述系统进一步包括：
比较器；以及
部分计数寄存器，所述部分计数寄存器包含计数值，每当所述ADC执行所述模拟信号到数字样本的转换时所述计数值都将递增；以及
最大计数值，所述最大计数值可由所述CPU核心配置，以包含最大计数值；
其中：
所述累加器包含部分和寄存器，在由所述ADC执行的多次转换中的每次上，所述累加和被更新到所述部分和寄存器中；
所述比较器用于将来自所述部分计数寄存器的所述值与所述最大计数值进行比较；并且
基于来自所述比较器的指示来自所述部分计数寄存器的所述值达到所述最大计数值的信号，将所述累加和从所述部分和寄存器传送到最终和寄存器，并且将所述计数值从所述部分计数寄存器传送到最终计数寄存器。


10.根据权利要求9所述的系统，进一步包括：
多个转换电路，每个转换电路包含最终和寄存器、部分和寄存器、部分计数寄存器和最终计数寄存器；以及
同步寄存器，所述同...

【专利技术属性】
技术研发人员：M·巴德瓦杰，D·A·科捷，D·P·福莱，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国;US