器件与方法技术

本发明专利技术描述了一种肖特基势垒薄膜晶体管。这种肖特基势垒薄膜晶体管包含了在氧化物半导体上的肖特基源极接触电极。这种肖特基势垒薄膜晶体管拥有至少500的本征增益。本发明专利技术还描述了一种在氧化物半导体沟道上形成肖特基源极接触电极的肖特基势垒薄膜晶体管制备方法。

【技术实现步骤摘要】
【国外来华专利技术】器件与方法
D1本专利技术与肖特基势垒薄膜晶体管相关。尤其是与在氧化物半导体沟道上形成肖特基源极接触电极的肖特基势垒晶体管，以及在肖特基势垒晶体管中在氧化物半导体沟道上制备肖特基源接触的方法相关。
技术介绍
D2通常来说，肖特基势垒薄膜晶体管(SchottkyBarrierThin-FilmTransistor,SBTFT)(也被称为源-栅三极管，Source-GatedTransistor,SGT，或者肖特基源三极管，SchottkySourceTransistor,SST)由一个栅绝缘层，一个覆盖在栅绝缘层上的半导体沟道，一个至少覆盖半导体沟道层一部分的源极接触电极，一个漏极接触电极，以及一个栅极接触电极堆积组成。源极接触电极，栅极接触电极，以及漏极接触电极相互区隔。源极接触电极与半导体沟道层相交的部分为半导体层的源极区域，这个区域定义了源极接触电极与半导体源极区域界面处的肖特基势垒。半导体层的源极区域耗尽时，栅极接触电极可以控制从源极接触电极至半导体沟道源极区处越过肖特基势垒的载流子输运。D3氧化物半导体，尤其是铟-镓-锌氧化物(IGZO本文档来自技高网...

【技术保护点】
1.一种在氧化物半导体沟道层上形成肖特基源极接触电极的肖特基势垒晶体管，这种肖特基势垒晶体管拥有至少500的本征增益，优选为至少1000，更优选为至少2000，最优选为至少3000。/n

【技术特征摘要】
【国外来华专利技术】20180227 GB 1803169.0;20181221 GB 1821078.11.一种在氧化物半导体沟道层上形成肖特基源极接触电极的肖特基势垒晶体管，这种肖特基势垒晶体管拥有至少500的本征增益，优选为至少1000，更优选为至少2000，最优选为至少3000。


2.权利要求1中提出的肖特基势垒晶体管，包含其肖特基源级接触电极的有效势垒高度基本不随肖特基势垒晶体管的漏极电压VD变化。


3.上述任意权利要求中提到的肖特基势垒晶体管，包含其氧化物半导体沟道层的导带最低能的最高点所处的位置在零偏压时位于肖特基源极接触电极与氧化物半导体沟道界面处的10nm之内，优选为5nm，更优选为3nm之内。


4.权利要求3中的肖特基势垒晶体管，包含了其氧化物半导体沟道的厚度H足够小，使其氧化物半导体沟道层的导带最低能的最高点所处的位置在零偏压时位于肖特基源极接触电极与氧化物半导体沟道界面处的10nm之内，优选为5nm，更优选为3nm之内。


5.上述任意权利要求中的肖特基势垒晶体管，包含了其氧化物半导体就是或包含了氧化锌基的氧化物半导体，优选为非晶氧化锌基氧化物半导体。


6.权利要求5中的肖特基势垒晶体管，包含了其氧化物半导体为非晶的a(In2O3).b(Ga2O3).c(ZnO),这里的a，b，c为实数且a0，b0，c0。


7.上述任意权利要求中的肖特基势垒晶体管，包含了其氧化物半导体沟道层厚度H的范围是5nm至50nm，优选为10nm至40nm，更优选为15nm至30nm，比如20nm或25nm。


8.上述任意权利要求中的肖特基势垒晶体管，包含了其肖特基源极接触...

【专利技术属性】
技术研发人员：宋爱民，张嘉炜，约书亚·威尔逊，
申请(专利权)人：曼彻斯特大学，
类型：发明
国别省市：英国;GB