全加器和行波进位加法器制造技术

本实用新型专利技术涉及全加器和行波进位加法器。全加器包括：与非逻辑电路，被配置为接收第一输入和第二输入，并产生第一中间结果；或与非逻辑电路，被配置为接收第一输入、第二输入和与非逻辑电路的第一中间结果，并产生第二中间结果；第一或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果和第三输入，并产生第三中间结果；与或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果、第三输入和第一或非逻辑电路的第三中间结果，并产生第一输出；以及进位产生电路，被配置为接收与非逻辑电路的第一中间结果和第一或非逻辑电路的第三中间结果，并产生第二输出。

【技术实现步骤摘要】
全加器和行波进位加法器
本技术涉及全加器和行波进位加法器。
技术介绍
全加器(FA)所占用的面积与用于实现全加器的晶体管的数量成正比。因此，随着晶体管总数减少，全加器所占用的面积同样会减少。全加器面积的减小将直接转变为芯片面积的减小和成本的节约。
技术实现思路
本技术提供了一种新型的全加器的电路实现，其能够减少全加器的晶体管的数量从而减少芯片面积。根据本技术的一个方面，提供了一种全加器，包括：与非逻辑电路，被配置为接收第一输入和第二输入，并产生第一中间结果；或与非逻辑电路，被配置为接收第一输入、第二输入和与非逻辑电路的第一中间结果，并产生第二中间结果；第一或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果和第三输入，并产生第三中间结果；与或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果、第三输入和第一或非逻辑电路的第三中间结果，并产生第一输出；以及进位产生电路，被配置为接收与非逻辑电路的第一中间结果和第一或非逻辑电路的第三中间结果，并产生第二输出。优选地，在第一输入是正相加数、第二输入是正相被加数、第三本文档来自技高网...

【技术保护点】
1.一种全加器，其特征在于，包括：/n与非逻辑电路(ND2)，被配置为接收第一输入(A)和第二输入(B)，并产生第一中间结果(GN1)；/n或与非逻辑电路(OAI21)，被配置为接收第一输入(A)、第二输入(B)和与非逻辑电路的第一中间结果(GN1)，并产生第二中间结果(TN1)；/n第一或非逻辑电路(NR2)，被配置为接收或与非逻辑电路(OAI21)的第二中间结果(TN1)和第三输入(Cin_n)，并产生第三中间结果(GN2)；/n与或非逻辑电路(AOI21)，被配置为接收或与非逻辑电路的第二中间结果(TN1)、第三输入(Cin_n)和第一或非逻辑电路的第三中间结果(GN2)，并产生第一输出...

【技术特征摘要】
1.一种全加器，其特征在于，包括：
与非逻辑电路(ND2)，被配置为接收第一输入(A)和第二输入(B)，并产生第一中间结果(GN1)；
或与非逻辑电路(OAI21)，被配置为接收第一输入(A)、第二输入(B)和与非逻辑电路的第一中间结果(GN1)，并产生第二中间结果(TN1)；
第一或非逻辑电路(NR2)，被配置为接收或与非逻辑电路(OAI21)的第二中间结果(TN1)和第三输入(Cin_n)，并产生第三中间结果(GN2)；
与或非逻辑电路(AOI21)，被配置为接收或与非逻辑电路的第二中间结果(TN1)、第三输入(Cin_n)和第一或非逻辑电路的第三中间结果(GN2)，并产生第一输出(SUM)；以及
进位产生电路(NR2B)，被配置为接收与非逻辑电路的第一中间结果(GN1)和第一或非逻辑电路的第三中间结果(GN2)，并产生第二输出(Cout_n)。


2.如权利要求1所述的全加器，其特征在于，在第一输入(A)是正相加数、第二输入(B)是正相被加数、第三输入(Cin_n)是来自低位的反相进位的情况下，第一输出(SUM)是正相余数，第二输出是反相进位(Cout_n)。


3.如权利要求1所述的全加器，其特征在于，与非逻辑电路(ND2)包括：
第一PMOS晶体管，其栅极端子被配置为接收第一输入(A)并且漏极端子被耦接至第一节点；
第二PMOS晶体管，其栅极端子被配置为接收第二输入(B)并且其漏极端子被耦接至第一节点，其中，第一PMOS晶体管和第二PMOS晶体管中的每一个的源极端子被耦接至电源端子；
第一NMOS晶体管，其栅极端子被配置为接收第一输入(A)并且其漏极端子被耦接至第一节点；以及
第二NMOS晶体管，其栅极端子被配置为接收第二输入(B)并且其漏极端子被耦接至第一NMOS晶体管的源极端子，其中，第二NMOS晶体管的源极端子被耦接至接地端子，
其中，与非逻辑电路(ND2)被配置为在第一节点产生第一中间结果(GN1)。


4.如权利要求1所述的全加器，其特征在于，或与非逻辑电路(OAI21)包括：
第三PMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果(GN1)并且其漏极端子被耦接至第二节点；
第四PMOS晶体管，其栅极端子被配置为接收第一输入(A)，其中，第三PMOS晶体管和第四PMOS晶体管中的每一个的源极端子被耦接至电源端子；
第五PMOS晶体管，其栅极端子被配置为接收第二输入(B)，其源极端子被耦接至第四PMOS晶体管的漏极端子，并且其漏极端子被耦接至第二节点；
第三NMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果(GN1)，其漏极端子被耦接至第二节点；
第四NMOS晶体管，其栅极端子被配置为接收第一输入(A)并且其漏极端子被耦接至第三NMOS晶体管的源极端子；以及
第五NMOS晶体管，其栅极端子被配置为接收第二输入(B)并且其漏极端子被耦接至第三NMOS晶体管的源极端子，其中，第四NMOS晶体管和第五NMOS晶体管中的每一个的源极端子被耦接至接地端子，
其中，或与非逻辑电路(OAI21)被配置为在第二节点产生第二中间结果(TN1)。


5.如权利要求1所述的全加器，其特征在于，第一或非逻辑电路(NR2)包括：
第六PMOS晶体管，其栅极端子被配置为接收或与非逻辑电路(OAI21)的第二中间结果(TN1)，其中，第六PMOS晶体管的源极端子被耦接至电源端子；
第七PMOS晶体管，其栅极端子被配置为接收第三输入(Cin_n)，其源极端子被耦接至第六PMOS晶体管的漏极端子，并且其漏极端子被耦接至第三节点；
第六NMOS晶体管，其栅极端子被配置为接收或与非逻辑电路(OAI21)的第...

【专利技术属性】
技术研发人员：范志军，孔维新，于东，杨作兴，
申请(专利权)人：深圳比特微电子科技有限公司，
类型：新型
国别省市：广东;44