一种基于准循环生成矩阵的码率兼容LDPC编码器制造技术

本发明专利技术公开了一种基于准循环生成矩阵的码率兼容LDPC编码器，包括：选择信号产生模块、移位首向量存储器模块和校验计算模块；其中，选择信号产生模块根据编码器输入的编码类型、虚拟填充长度和缩短长度得到当前的块内计数值、分块计数值、路由选择信号和校验选择输出信号；移位首向量存储器模块根据编码类型和分块计数值得到当前码率下的移位首向量；校验计算模块将移位首向量存储器模块输入的移位首向量和当前编码器输入的信息位相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器。本发明专利技术解决了卫星通信中在硬件资源有限的条件下实现多种不同LDPC编码的难题，给出了一种复杂度低、可兼容多种LDPC码的高效编码器实现方法。

【技术实现步骤摘要】
一种基于准循环生成矩阵的码率兼容LDPC编码器
本专利技术属于LDPC码编码器
，尤其涉及一种基于准循环生成矩阵的码率兼容LDPC编码器。
技术介绍
低密度奇偶校验(LDPC)码由于具有可逼近容量极限的纠错性能、内在的自交织特性、可高度并行的译码算法和复杂度较低的译码器实现结构，在移动通信、光纤通信、磁记录设备和卫星通信等领域获得了广泛应用。LDPC码的编码方法分为两大类，一是利用校验矩阵的特殊结构，如双对角结构等，直接根据校验矩阵进行编码；二是将校验矩阵变换为具有准循环结构的生成矩阵，再利用生成矩阵计算校验位。在卫星通信领域，使用准循环生成矩阵进行编码的一类LDPC码被广泛使用，由国际空间数据系统咨询委员会(CCSDS)制定的近地和深空标准均使用了该类LDPC码，其中近地标准使用了7/8码率的LDPC码，深空标准则使用了1/2、2/3、4/5三种码率的基于原模图构造的LDPC码。针对该类LDPC码CCSDS组织提出了一种基于循环移位寄存器的高效编码器实现结构，如图1所示，这种编码器使用循环移位寄存器高效地实现了生成矩阵的准循环移位及编码累加计算，校验位的输出可共用移位电路，使得编码器的资源使用量极低，并且电路可达的时钟工作频率很高。
技术实现思路
本专利技术解决的技术问题是：克服现有技术的不足，提供了一种基于准循环生成矩阵的码率兼容LDPC编码器，在硬件资源增加较少的情况下实现了多种不同的LDPC编码，解决了卫星通信中在硬件资源有限的条件下实现多种不同LDPC编码的难题，给出了一种复杂度低、可兼容多种LDPC码的高效编码器实现方法。本专利技术目的通过以下技术方案予以实现：一种基于准循环生成矩阵的码率兼容LDPC编码器，包括：选择信号产生模块、移位首向量存储器模块和校验计算模块；其中，所述选择信号产生模块，根据编码器输入的编码类型(Code_type)、虚拟填充长度(Filled_len)和缩短长度(Shorten_len),计算产生当前的块内计数值(Cnt_cycle)、分块计数值(Cnt_block)、各移位寄存器的路由选择信号(Sel_shift)和校验选择输出信号(Sel_out)；所述移位首向量存储器模块，根据编码器输入的编码类型(Code_type)和选择信号产生模块送来的分块计数值(Cnt_block)，计算当前码率下的移位首向量(Shift_vector)，送入校验计算模块的进行校验位的计算；所述校验计算模块，将移位首向量存储器模块输入的移位首向量(Shift_vector)和当前编码器输入的信息位(Input_message)相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器，其中，上一级移位寄存器的位置可能随着码率和当前的分块计数不同而不同，由选择信号产生模块输入的路由选择信号(Sel_shift)进行选择。上述基于准循环生成矩阵的码率兼容LDPC编码器中，所述选择信号产生模块包括查找表电路、起始计数值计算电路、结束计数值计算电路、块内计数器、分块计数器、输出选择电路和移位选择电路；其中，查找表电路根据输入的编码类型(Code_type)以查表的方式产生对应生成矩阵的3个参数值，其中，3个参数值分别是生成矩阵的分块大小L、检验矩阵的行分块数量R和校验矩阵的信息行分块数C；起始计数值计算电路根据拟填充长度(Filled_len)计算块内计数起始值(Index_begin)和分块计数起始值(Block_begin)；结束计数值计算电路根据缩短长度(Shorten_len)计算分块计数结束值(Block_end)和块内计数结束值(Index_end)；块内计数器的值Cnt_cycle在编码开始从块内计数起始值(Index_begin)开始计数，直到Cnt_cycle等于L-1时，再从0到L-1进行循环计数；分块计数器的分块计数值(Cnt_block)在编码开始从分块计数起始值(Block_begin)开始计数，每当分块计数值(Cnt_block)等于L-1时，将分块计数值(Cnt_block)加1，直到Cnt_cycle等于块内计数结束值(Index_end)且分块计数值(Cnt_block)等于分块计数结束值(Block_end)时，停止计数，并向输出选择电路发出帧结束标识End_frame；输出选择电路在分块计数值(Cnt_block)小于或等于C-1时，校验选择输出信号(Sel_out)输出0值使得编码器输出信息位，当分块计数值(Cnt_block)大于C-1时，校验选择输出信号(Sel_out)输出1值使得编码器输出校验位，直到收到分块计数器发送的帧结束标识End_frame，将校验选择输出信号(Sel_out)输出0值，结束校验位输出；移位选择电路根据生成矩阵的分块大小L、检验矩阵的行分块数量R、校验矩阵的信息行分块数C和校验选择输出信号(Sel_out)对校验计算模块的移位寄存器的移位链接关系进行控制，产生不同上级寄存器的路由选择信号(Sel_shift)。上述基于准循环生成矩阵的码率兼容LDPC编码器中，移位首向量存储器模块为ROM结构，由编码器输入的编码类型(Code_type)和分块计数值(Cnt_block)得到当前分块对应的ROM读地址，再根据ROM读地址读取得到当前分块的移位首向量。上述基于准循环生成矩阵的码率兼容LDPC编码器中，分块计数值(Cnt_block)作为移位首向量存储器模块的输入，用于计算当前分块的移位首向量；路由选择信号(Sel_shift)作为校验计算模块的输入，用于控制各移位寄存器的移位和反馈分支的选择；校验选择输出信号(Sel_out)作为校验计算模块的输入，用于控制信息位和校验位的选择输出。上述基于准循环生成矩阵的码率兼容LDPC编码器中，当校验选择输出信号(Sel_out)为0时，校验计算模块将编码器输入的信息位(Input_message)直接输出；当校验选择输出信号(Sel_out)为1时，则将移位寄存器的最低位Reg_0作为校验位输出，输出校验位的过程中移位寄存器一直进行右移操作，所有校验位因此逐一从Reg_0向外输出。上述基于准循环生成矩阵的码率兼容LDPC编码器中，分块计数起始值(Block_begin)等于虚拟填充长度(Filled_len)除以生成矩阵的分块大小L所得的商，块内计数起始值(Index_begin)等于虚拟填充长度(Filled_len)除以生成矩阵的分块大小L所得的余数。上述基于准循环生成矩阵的码率兼容LDPC编码器中，分块计数结束值(Block_end)等于R-1减去缩短长度(Shorten_len)除以L的商，块内计数结束值(Index_end)等于L-1减去缩短长度(Shorten_len)除以L的余数。上述基于准循环生成矩阵的码率兼容LDPC编码器中，当校验选择输出信号(Sel_out)为0且当前寄存器reg_x的下标x满足x＝L×i-1,i为任意小于C-R的正整数时，寄存器reg_x选择下标为L×(i-1)的寄存器作为上一级寄存器，否则将选择下标本文档来自技高网...

【技术保护点】
1.一种基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于包括：选择信号产生模块、移位首向量存储器模块和校验计算模块；其中，/n所述选择信号产生模块，根据编码器输入的编码类型、虚拟填充长度和缩短长度得到当前的块内计数值、分块计数值、各移位寄存器的路由选择信号和校验选择输出信号；/n所述移位首向量存储器模块，根据编码器输入的编码类型和选择信号产生模块送来的分块计数值，计算当前码率下的移位首向量，送入校验计算模块的进行校验位的计算；/n所述校验计算模块，将移位首向量存储器模块输入的移位首向量和当前编码器输入的信息位相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器，其中，上一级移位寄存器的位置可能随着码率和当前的分块计数不同而不同，由选择信号产生模块输入的路由选择信号进行选择。/n

【技术特征摘要】
1.一种基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于包括：选择信号产生模块、移位首向量存储器模块和校验计算模块；其中，
所述选择信号产生模块，根据编码器输入的编码类型、虚拟填充长度和缩短长度得到当前的块内计数值、分块计数值、各移位寄存器的路由选择信号和校验选择输出信号；
所述移位首向量存储器模块，根据编码器输入的编码类型和选择信号产生模块送来的分块计数值，计算当前码率下的移位首向量，送入校验计算模块的进行校验位的计算；
所述校验计算模块，将移位首向量存储器模块输入的移位首向量和当前编码器输入的信息位相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器，其中，上一级移位寄存器的位置可能随着码率和当前的分块计数不同而不同，由选择信号产生模块输入的路由选择信号进行选择。


2.根据权利要求1所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：所述选择信号产生模块包括查找表电路、起始计数值计算电路、结束计数值计算电路、块内计数器、分块计数器、输出选择电路和移位选择电路；其中，
查找表电路根据输入的编码类型以查表的方式产生对应生成矩阵的3个参数值，其中，3个参数值分别是生成矩阵的分块大小L、检验矩阵的行分块数量R和校验矩阵的信息行分块数C；
起始计数值计算电路根据拟填充长度计算块内计数起始值和分块计数起始值；
结束计数值计算电路根据缩短长度计算分块计数结束值和块内计数结束值；
块内计数器的块内计数值在编码开始从块内计数起始值开始计数，直到块内计数值等于L-1时，再从0到L-1进行循环计数；
分块计数器的分块计数值在编码开始从分块计数起始值开始计数，每当分块计数值等于L-1时，将分块计数值加1，直到块内计数值等于块内计数结束值且分块计数值等于分块计数结束值时，停止计数，并向输出选择电路发出帧结束标识；
输出选择电路在分块计数值小于或等于C-1时，校验选择输出信号输出0值使得编码器输出信息位，当分块计数值大于C-1时，校验选择输出信号输出1值使得编码器输出校验位，直到收到分块计数器发送的帧结束标识，将校验选择输出信号输出0值，结束校验位输出；
移位选择电路根据生成矩阵的分块大小L、检验矩阵的行分块数量R、校验矩阵的信息行分块数C和校验选择输出信号对校验计算模块的移位寄存器的移位链接关系进行控制，产生不同上级寄存器的路由选择信号。


3.根据权利要求1所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：移位首向量存储器模块为ROM结构，由编码器输入的编码类型和分块计数值得到当前分块对应的ROM读地址，再根据ROM读地址读取得到当前分块的移位首向量。


4.根据权利要求1所述的基于准循环生成矩阵的...

【专利技术属性】
技术研发人员：袁瑞佳，谢天娇，张建华，郑小松，王娜，
申请(专利权)人：西安空间无线电技术研究所，
类型：发明
国别省市：陕西;61