【技术实现步骤摘要】
列解码器电路
技术介绍
本部分旨在提供与理解本文所述的各种技术有关的信息。正如本节标题所暗示的，这是对相关技术的讨论，绝不应暗示它是现有技术。通常，相关技术可以被认为或可以不被认为是现有技术。因此，应该理解，应从这个角度来阅读本节中的任何陈述，而不是作为对现有技术的任何承认。在现代常规设计中，多路复用电路和全摆幅感测通常在两个不同的步骤中实现。此配置可能导致两个功能都有时序延迟。这种配置也会导致区域使用效率低下。因此，需要对一些电路布局的物理设计进行各种改进，以改善现代存储器设计中的时序特性和面积的有效利用。附图说明本文参考附图描述了各种技术的实现。然而，应当理解，附图仅示出了本文描述的各种实现方式，并且并不意味着限制本文描述的各种技术的实施例。图1示出了根据本文所述的各种实现方式的存储器电路的图。图2A-2B示出了根据本文所述的各种实现方式的列解码器电路的图。图3示出了根据本文所述的各种实现方式的用于提供存储器电路的方法的过程流程图。具体实施方式本文描述的各种实现方式涉及用...
【技术保护点】
1.一种集成电路，包括：/n存储器电路，具有位单元的阵列和耦接到所述位单元的列的位线；以及/n列解码器电路，经由所述位线耦接到所述位单元，所述列解码器电路具有耦接到输出节点的读取逻辑，所述列解码器电路具有耦接在电压源和所述读取逻辑之间的选择逻辑，/n其中使能信号激活所述选择逻辑以将所述电压源传递到所述读取逻辑，并且其中所述位线提供位线信号，所述位线信号激活所述读取逻辑以将所述电压源从所述选择逻辑传递到所述输出节点。/n
【技术特征摘要】
20190604 US 16/431,7161.一种集成电路，包括：
存储器电路，具有位单元的阵列和耦接到所述位单元的列的位线；以及
列解码器电路，经由所述位线耦接到所述位单元，所述列解码器电路具有耦接到输出节点的读取逻辑，所述列解码器电路具有耦接在电压源和所述读取逻辑之间的选择逻辑，
其中使能信号激活所述选择逻辑以将所述电压源传递到所述读取逻辑，并且其中所述位线提供位线信号，所述位线信号激活所述读取逻辑以将所述电压源从所述选择逻辑传递到所述输出节点。
2.根据权利要求1所述的集成电路，其中：
所述位线是读取位线，并且
所述位线耦接到所述读取逻辑。
3.根据权利要求1所述的集成电路，其中：
所述选择逻辑包括选择晶体管，
所述使能信号包括选择激活信号，并且
所述选择激活信号用于激活所述选择晶体管的栅极，以将所述电压源传递到所述读取逻辑。
4.根据权利要求1所述的集成电路，其中：
所述读取逻辑包括读取晶体管，
所述位线耦接到所述读取晶体管的栅极，并且
所述位线提供所述位线信号以激活所述读取晶体管的栅极，从而将所述电压源从所述选择逻辑传递到所述输出节点。
5.根据权利要求1所述的集成电路，还包括：
预充电逻辑，耦接在所述电压源和所述读取逻辑之间；以及
预充电激活信号，用于激活所述预充电逻辑，以便将所述电压源传递到所述读取逻辑，
其中，所述电压源用于用所述读取逻辑对所述位线预充电。
6.根据权利要求5所述的集成电路，其中：
所述读取逻辑包括读取晶体管，
所述预充电逻辑包括预充电晶体管，
所述预充电晶体管耦接在所述电压源和所述读取晶体管的栅极之间，
所述预充电激活信号激活所述预充电晶体管的栅极，以便将所述电压源传递到所述读取晶体管的栅极，并且
所述电压源在所述读取晶体管的栅极处对所述位线预充电。
7.根据权利要求1所述的集成电路，还包括：
输出放电逻辑，耦接到所述输出节点，
其中，所述读取逻辑将所述电压源传递到所述输出节点以激活所述输出放电逻辑，并且
其中，所述输出放电逻辑将输出放电信号传递到地。
8.根据权利要求7所述的集成电路，其中：
所述读取逻辑包括读取晶体管，
所述输出放电逻辑包括输出放电晶体管，
所述输出节点耦接到所述输出放电晶体管的栅极，
所述读取晶体管将所述电压源传递到所述输出节点以激活所述输出放电晶体管的栅极，并且
所述输出放电晶体管在被激活时将所述输出放电信号传递到地。
9.根据权利要求7所述的集成电路，其中，所述输出放电信号包括全局数据线(GDL)信号。
10.根据权利要求1所述的集成电路，还包括：
输出电路，具有串联耦接在一起并且布置在所述输出节点和地之间的堆叠中的多个晶体管，
其中，所述多个晶体管被所述使能信号或所述位线信号激活。
11.根据权利要求1所述的集成电路，还包括：
字线，耦接到所述位单元的...
【专利技术属性】
技术研发人员：范妮·安东尼·乔瑟罗，安迪·旺坤·陈，西瑞姆·迪亚加拉简，庄耀功，穆尼斯·库玛，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：英国;GB
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