一种基于量子元胞自动机线延迟的比特位重排电路及方法技术

一种基于量子元胞自动机线延迟的比特位重排电路及方法，涉及量子元胞自动机电路设计技术领域，解决如何设计一种结构简单、面积小、功耗低、易于实现任何方式的重排的基于量子元胞自动机线延迟的比特位重排电路问题；利用与门阵列和传输线延迟将串行比特位流转化为全并行比特位；按照比特位重排要求，利用传输线延迟将全并行比特位转化为不同步的比特位；利用或门阵列将不同步的全并行比特位依次输出，构成一个重排后的串行比特位流；电路能够根据需要有效重排比特位流中比特位，结构简单、面积小、功耗低，能够实现比特位流反序重排；本发明专利技术为基于量子元胞自动机的纳米通信网络电路设计提供了新研究思路，对该研究方向的发展有较强实践意义。

【技术实现步骤摘要】
一种基于量子元胞自动机线延迟的比特位重排电路及方法
本专利技术涉及量子元胞自动机电路设计
，具体是一种基于量子元胞自动机线延迟的比特位重排电路及方法。
技术介绍
CMOS器件特征尺寸的不断缩减导致器件整体功耗增大、互连线面积增大，进而引发信息传递时延、漏电流以及寄生效应等一系列问题。为解决这些问题，纳米技术是一个很好的选择方案。2012年的国际半导体技术路线图组织给出了一些有潜力的纳米器件，其中量子元胞自动机(Quantum-dotCellularAutomata，QCA)以独特的信息传递方式构成一种新的计算范式。量子元胞自动机最早在1993年由C.S.Lent等人提出，是一种基于量子点的纳米器件。通过电子占据量子点的位置来表征二进制信息。其基本元素是由四个量子点和两个可以自由移动的电子构成的QCA元胞，两个电子可以在四个量子点之间进行隧穿。电子之间由于库仑力的作用始终占据两个对角线的位置，通过库仑力传递信息，使其具有速度快、高集成度、无引线集成、功耗低等优点，量子元胞自动机利用特定的时钟控制和信息传递方式，解决了经典CMOS电路本文档来自技高网...

【技术保护点】
1.一种基于量子元胞自动机线延迟的比特位重排电路，其特征在于，包括串转并电路(10)、信号延迟电路(11)和并转串电路(12)；所述的串转并电路(10)的一路输出直接与并转串电路(12)连接，另一路输出通过信号延迟电路(11)与并转串电路(12)连接；所述的串转并电路(10)通过量子元胞自动机传输线的时钟延迟特性，将串行二进制比特位流中的比特位转化为全并行比特位；所述的信号延迟电路(11)根据所述的全并行比特位所需的排列方式，利用传输线延迟将全并行比特位转化为不同步的比特位，进行位置互换重排；所述的并转串电路(12)将不同步的全并行比特位依次输出，构成一个重排后的串行比特位流；所述的串转并电路...

【技术特征摘要】
1.一种基于量子元胞自动机线延迟的比特位重排电路，其特征在于，包括串转并电路(10)、信号延迟电路(11)和并转串电路(12)；所述的串转并电路(10)的一路输出直接与并转串电路(12)连接，另一路输出通过信号延迟电路(11)与并转串电路(12)连接；所述的串转并电路(10)通过量子元胞自动机传输线的时钟延迟特性，将串行二进制比特位流中的比特位转化为全并行比特位；所述的信号延迟电路(11)根据所述的全并行比特位所需的排列方式，利用传输线延迟将全并行比特位转化为不同步的比特位，进行位置互换重排；所述的并转串电路(12)将不同步的全并行比特位依次输出，构成一个重排后的串行比特位流；所述的串转并电路(10)包含有一个控制端、一个比特位流输入端、(n-1)个1周期延迟传输线(101)以及n个三输入择多门(102)；所述的(n-1)个1周期延迟传输线(101)首尾依次串联，控制端与第1个1周期延迟传输线(101)的输入端连接，控制端发出的控制信号经过第1个1周期延迟传输线(101)输出的控制信号延迟一个周期，以此类推，控制端发出的控制信号经过第(n-1)个1周期延迟传输线(101)输出的控制信号延迟(n-1)个周期。


2.根据权利要求1所述的基于量子元胞自动机线延迟比特位重排电路，其特征在于，所述的串转并电路中的n个三输入择多门(102)的①输入端全部置0，构成具有n个与门的并行与门阵列。


3.根据权利要求2所述的基于量子元胞自动机线延迟比特位重排电路，其特征在于，所述的并行与门阵列中的第1个与门的②输入端直接与控制端连接，第2个与门的②输入端与第1个1周期延迟传输线(101)的输出端连接，以此类推，第n个与门的②输入端与第(n-1)个1周期延迟传输线(101)的输出端连接；所述的n个与门的③输入端分别与比特位流输入端连接；所述的n个与门的前(n-1)个与门的④输出端分别与信号延迟电路(11)的输入端连接。


4.根据权利要求1所述的基于量子元胞自动机线延迟比特位重排电路，其特征在于，所述的并转串电路包括(n-1)个三输入择多门(102)，所述的(n-1)个三输入择多门(102)的①输入端全部置1，构成具有(n-1)个或门的串行或门阵列。


5.根据权利要求1所述的基于量子元胞自动机线延迟比特位重排电路，其特征在于，所述的串行或门阵列中的第1个或门的③输入端与第n个与门的④输出端连接，第1个或门的④输出端与第2个或门的③输入端连接，第2个或门的④输出端与第3个或门的③输入端连接，以此类推，第(n-2)个或门的④输出端与第(n-1)个或门的③输入端连接，第(n-1)个或门的④输出端作为电路的输出端f；(n-1)个或门的②输入端分别对应的与信号延迟电路(11)的输出端连接。


6.根据权利要求1所述的基于量子元...

【专利技术属性】
技术研发人员：张永强，解光军，程心，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：安徽;34