【技术实现步骤摘要】
基于zynq平台的高并行度、低延时的图像缩放及其裁剪的处理方法
本专利技术涉及图像处理领域，具体指的是一种基于zynq高并行度、低延时的多种插值模式图像缩放及其裁剪的处理方法。
技术介绍
随着人工智能的火热，FPGA在其领域的应用越来越广泛，其中利用zynq平台实现深度学习算法已是如今的热门。目前，基于FPGA的平台已经开发了不少神经网络模型。而对于不同的网络模型，要求的输入图像的大小也是不同的，图像的品质对整个算法的结果有一定影响。除此之外，在深度学习算法的训练过程中，需要对图像进行一些随机裁剪来减小背景因子的权重，增加模型稳定性。为了进一步实现深度学习算法的整个系统设计的部署和提高其运行速度，需要高并行度、低延时的图像缩放及其裁剪的处理方法。图像缩放的基本原理是将原图的像素值按照一定的规则计算目标图像的像素值，而对于如何选取原图像的像素值则受到插值方法的影响。一般情况下，缩放的插值模式有最邻近插值、双线性插值、双三次线性插值等。不同的插值模式会产生不同效果，其中，最邻近插值是最简单的插值方法，它的计算量很...
【技术保护点】
1.一种基于zynq平台的高并行度、低延时的图像缩放及其裁剪的处理方法，其特征在于，将最近邻插值、双线性插值、双三次插值算法三种插值模式的缩放算法和图像裁剪应用在FPGA芯片中，包括如下步骤：/nzynq的软件处理系统PS用来获取图像的像素值，将图像存入FPGA的片外存储器DDR中，并配置可编程逻辑PL侧缩放模块所需的参数和裁剪的相关寄存器，内存映射MMIO写入相应的地址内；/nzynq的可编程逻辑PL侧的缩放坐标生成模块会根据PS侧配置不断生成图像的行首地址，可配置的DMA模块按照行首地址将侧PS数据搬运回FPGA内部的buffer中，其中，每次搬运的行数是由插值算法的模...
【技术特征摘要】
1.一种基于zynq平台的高并行度、低延时的图像缩放及其裁剪的处理方法，其特征在于，将最近邻插值、双线性插值、双三次插值算法三种插值模式的缩放算法和图像裁剪应用在FPGA芯片中，包括如下步骤：
zynq的软件处理系统PS用来获取图像的像素值，将图像存入FPGA的片外存储器DDR中，并配置可编程逻辑PL侧缩放模块所需的参数和裁剪的相关寄存器，内存映射MMIO写入相应的地址内；
zynq的可编程逻辑PL侧的缩放坐标生成模块会根据PS侧配置不断生成图像的行首地址，可配置的DMA模块按照行首地址将侧PS数据搬运回FPGA内部的buffer中，其中，每次搬运的行数是由插值算法的模式决定的；
zynq的PL侧主要负责图像数据的运算通路，数据从DDR进入到FPGA后，将像素值存入到片内缓存中，缩放模块读出缓存中的数据进入缩放函数计算模块；
zynq的PL侧计算完所有的像素值后，将所有像素值返传回PS的DDR中。
2.根据权利要求1所述的基于zynq平台的高并行度、低延时的图像缩放及其裁剪的处理方法，其特征在于，所述配置可编程逻辑PL侧缩放模块所需的参数和裁剪的相关寄存器，包括缩放前的原图的宽度、高度，缩放后的宽度、高度和缩放的插值模式包括最近邻插值、双线性插值、双三次插值，以及配置裁剪的上下左右四个顶点的坐标；完成配置后，利用MMIO写入到对应的地址中去，PS与PL的数据交互接口GP口可将这些参数传入到FPGA内部，PL侧即可完成整个系统的配置。
3.根据权利要求1所述的基于zynq平台的高并行度、低延时的图像缩放及其裁剪的处理方法，其特征在于，所述zynq的PL侧的缩放坐标生成模块，PL通过axi-slave总线接收到缩放前与缩放后的图像宽度和高度后，立即计算得到缩放的比例，同时分模式计算目标图像对应的原图像的横坐标与纵坐标，将所述的横坐标轴与纵坐标轴上坐标的值存入到buffer内。
4.根据权利要求1所述的基于zynq平台的高并行度、低延时的图像缩放及其裁剪的处理方法，其特征在于，所述可配置的DMA模块，作为以AXI总线协议与zynq的PS侧进行交互的模块，DMA每次的数据突发长度与字节数采用芯片最大支持的突发长度与字节数，对于最邻近插值模式和双线性插值模式实行每两行更新读地址通道的偏...
【专利技术属性】
技术研发人员：赵凡，赵不贿，
申请(专利权)人：镇江芯智慧电子科技有限公司，
类型：发明
国别省市：江苏;32
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