用于三维结构的保形掺杂的方法技术

论述了保形地掺杂三维结构的方法。一些实施例利用沉积在结构上的保形硅膜。在沉积后对硅膜进行掺杂以包含卤素原子。随后对结构进行退火以用来自掺杂的硅膜的卤素原子掺杂该结构。

【技术实现步骤摘要】
【国外来华专利技术】用于三维结构的保形掺杂的方法
本公开的实施例大体上涉及半导体的制造，包括用于掺杂三维结构的工艺。更具体地，本公开的实施例是针对用卤素原子掺杂高介电常数层的方法。
技术介绍
最近已经引入了三维场效应晶体管(FET)作为通过增加栅极-沟道耦合来改善栅极控制的一种方式。这样，可减少断态电流和短沟道效应。一种挑战在于形成3D结构的均匀掺杂。在此前，已经公开了通过保形沉积在Si沟道中形成保形掺杂的方法。然而，高介电常数的电介质也可能遭受高密度的界面和体积缺陷。这些缺陷可增加载流子散射，降低迁移率，并减小漏极电流。氟掺杂能够通过有效地钝化界面悬挂键和大量氧空位来减小高介电常数电介质中的缺陷密度。反过来，这些修改可减少氧化物泄漏电流，改善阈值电压的稳定性，以及改善器件性能。然而，氟通常是通过离子注入方法掺杂的，这可能损坏FinFET鳍片，并且可能无法有效地在FinFET鳍片的整个三维几何形状上均匀地引入氟原子。因此，在本领域中需要用于保形掺杂三维结构的方法。
技术实现思路
本公开的一个或多个实施例是针对一种基板处理方法。所述方法包含在基板上形成的三维结构上沉积基本上保形的硅膜。将基板暴露于金属卤化物以形成包含金属和卤素原子的覆盖层。对基板进行退火以在覆盖层下方扩散卤素原子，并用卤素原子掺杂三维结构。从基板去除覆盖层。本公开的额外实施例是针对基板处理方法，所述方法包含在基板上形成的FinFET结构上沉积基本上保形的硅膜。FinFET结构包含分层堆叠，所述分层堆叠具有至少层间电介质层、高介电常数层和氮化物层。将基板暴露于WF6以形成包含钨和氟原子的覆盖层。对基板进行退火以使氟原子扩散至高介电常数层中，并用约0至约25原子百分比的氟原子掺杂高介电常数层。从基板去除覆盖层。本公开的进一步实施例是针对基板处理方法，所述方法包含通过将基板暴露于硅前驱物而在基板上形成的FinFET结构上沉积基本上保形的硅膜。硅前驱物包含至少一种通式为SixHy的物质，其中x是1至4的整数且y是2x+2。FinFET结构包含分层堆叠，所述分层堆叠具有至少包含SiO的层间电介质层、包含HfO的高介电常数层和包含TiN的氮化物层。将基板暴露于WF6以形成包含钨和氟原子的覆盖层。在约200℃至约1000℃范围内的温度下对基板进行退火以使氟原子扩散至高介电常数层中，并用约0至约25原子百分比范围内的氟原子掺杂高介电常数层。从基板去除覆盖层。附图说明为了可以详细地理解本公开的上述特征，可通过参考实施例得到上文简要概述的本公开内容的更具体的描述，一些实施例在附图中示出。然而，应注意，附图仅示出本公开的典型实施例，并且因此不应被认为是对其范围的限制，因为本公开可允许其他等效实施例。图1示出根据本公开的一个或多个实施例的在其上具有鳍状特征的基板的示意图；和图2示出根据本公开的一个或多个实施例的经历处理的基板的示意图。具体实施方式在描述本公开的数个示例性实施例之前，应理解，本公开不限于在以下描述中阐述的构造或处理步骤的细节。本公开能够具有其他实施例且能够以各种方式实践或执行。如本文所使用的，“基板”、“基板表面”等是指在其上执行处理的基板上形成的任何基板或材料表面。例如，取决于应用，可在其上执行处理的基板表面包括但不限于诸如硅、氧化硅、应变硅、绝缘体上硅(silicononinsulator；SOI)、碳掺杂的氧化硅、氮化硅、掺杂的硅、锗、砷化镓、玻璃、蓝宝石的材料，以及诸如金属、金属氮化物、金属合金和其他导电材料的任何其他材料。基板包括但不限于半导体晶片。可将基板暴露于预处理工艺以抛光、蚀刻、还原、氧化、羟基化(或以其他方式产生或接枝目标化学部分以赋予化学功能)、退火和/或烘烤基板表面。除了对基板本身的表面进行直接处理之外，在本公开中，也可对基板上形成的下层执行所公开的任何膜处理步骤，如下文更详细地公开的，并且术语“基板表面”意欲包括上下文所指示的这类下层。因此，例如，在膜/层或部分膜/层已经沉积在基板表面上的情况下，新沉积的膜/层的暴露表面成为基板表面。给定的基板表面包含的内容将取决于待沉积的材料，以及所使用的特定化学物质。本公开的实施例有利地提供用卤素原子保形掺杂三维(3D)结构的方法。一些实施例有利地提供保形掺杂三维FinFET结构的方法。一些实施例有利地提供允许用氟间接掺杂覆盖层的方法。此外，一些实施例有利地提供三维结构的保形掺杂，以使得掺杂剂以近似相等的浓度存在于结构的各层中，而与层在结构内的取向和位置无关。参看附图，本公开的一个或多个实施例是针对用于保形掺杂基板上的三维结构的方法100。3D结构可通过各种图案化和蚀刻工艺形成于基板上。在一些实施例中，以适合于实现为互补金属氧化物半导体(CMOS)晶体管中的鳍式场效应晶体管(FinFET)的尺寸来形成3D结构。然而，其他晶体管类型也可受益于本文描述的实施例。在一些实施例中，3D结构可适合于且可具有与当前技术节点和先进技术节点(诸如低于10nm的节点)中的使用相称的尺寸。鳍式场效应晶体管，也称为FinFET，为本领域技术人员所熟知。FinFET是在现代处理器设计中使用的一种非平面或三维晶体管。像早期平面设计一样，它们通常建立在SOI(绝缘体上硅)基板上。然而，FinFET设计还使用了上升到高于绝缘体水平的导电沟道，从而产生形状类似鳍片的薄硅基结构，称为栅电极。这种鳍状电极允许多个栅极在单个晶体管上运行。与主流CMOS技术相比，FinFET器件还可有利地提供更快的切换时间和更高的电流密度。图1示出其上形成有鳍片112的基板110。鳍片112包含至少一个侧壁113和顶部114。一些实施例的鳍片112是具有由较短端壁(未示出)连接的细长侧壁的矩形棱柱状物体。在一些实施例中，鳍片112是具有一个圆形侧壁和顶部的圆柱形物体。参看图2，方法100开始于提供基板110。基板110具有形成在基板上的三维结构。在一些实施例中，三维结构包含分层堆叠105。分层堆叠105105包含电介质层120、高介电常数层130和氮化物层140。在一些实施例中，如图2所示，构造分层堆叠105，其中电介质层120在基板110上，高介电常数层130在电介质层120上，且氮化物层140在高介电常数层130上。在图2中示出的各个层图示为在形状上大体保形(即，在特征的顶部、侧面和底部具有均匀的厚度)；然而，本领域技术人员将认识到，这仅代表一种可能的配置，并且任何或所有膜可以是非保形的。在一个或多个实施例中，提供具有分层堆叠105的基板110以进行处理。如这一方式中所使用的，“提供”是指将基板放置在适当位置或适宜环境中以进行处理。在一些实施例中，所述方法进一步包含在基板110上形成分层堆叠105。这些方法包含在基板110上形成电介质层120，在电介质层120上形成高介电常数层130，以及随后在高介电常数层130上形成氮化物层140。电介质层120、高介电常数层130和氮化物层140可通过本领域技术人员已知的任何适宜技术来形本文档来自技高网...

【技术保护点】
1.一种基板处理方法，包含：/n在基板上形成的三维结构上沉积基本上保形的硅膜；/n将所述基板暴露于金属卤化物以形成包含金属和卤素原子的覆盖层；/n对所述基板退火以在所述覆盖层下方扩散卤素原子，并用卤素原子掺杂所述三维结构；和/n从所述基板去除所述覆盖层。/n

【技术特征摘要】
【国外来华专利技术】20180406 US 62/653,9251.一种基板处理方法，包含：
在基板上形成的三维结构上沉积基本上保形的硅膜；
将所述基板暴露于金属卤化物以形成包含金属和卤素原子的覆盖层；
对所述基板退火以在所述覆盖层下方扩散卤素原子，并用卤素原子掺杂所述三维结构；和
从所述基板去除所述覆盖层。


2.如权利要求1所述的方法，其特征在于，所述三维结构包含FinFET结构。


3.如权利要求1所述的方法，其特征在于，所述三维结构包含分层堆叠，所述分层堆叠包含电介质层、高介电常数层和氮化物层。


4.如权利要求3所述的方法，其特征在于，所述电介质层包含硅和氧。


5.如权利要求3所述的方法，其特征在于，所述高介电常数层包含Hf和O。


6.如权利要求3所述的方法，其特征在于，所述氮化物层包含TiN、TiSiN、TaN或TaSiN中的一种或多种。


7.如权利要求1所述的方法，其特征在于，沉积所述硅膜包含将所述基板暴露于硅前驱物，所述硅前驱物包含至少一种通式为SixHy的物...

【专利技术属性】
技术研发人员：程睿，杨奕，K·嘉纳基拉曼，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：美国;US