电子封装制造技术

本发明专利技术公开一种电子封装，包括：矩形的封装基板；芯片封装，包括第一高速接口电路芯片，所述芯片封装安装在所述封装基板的顶表面上，其中所述芯片封装相对于所述封装基板在垂直于所述顶表面的垂直轴上方具有通过旋转偏移角；以及金属环，安装在所述封装基板的顶表面上。这样使芯片封装相应位置的焊盘连接到封装基板上的焊球的连接线路的距离更短，从而减少信号扭曲，并且可以显著改善电子封装的信号延迟以及SerDes电路的电性能。

【技术实现步骤摘要】
电子封装
本专利技术涉及电子
，尤其涉及一种电子封装。
技术介绍
通常，数据通讯网络(datacommunicationnetwork)包括多个通信设备以及用于将通信设备互连或联网的连接基础设施(infrastructure)或媒介(medium)。通信设备可以包括嵌入式控制器。通信设备可以与配置为以每秒千兆位(Gigabit-per-second，Gbps)数据速率(例如56Gbps或112Gbps)运转的高速模拟串行(serial)数据接口(interface)或端口(port)连接。串行数据接口根据已知的数据传输标准进行配置。连接基础设施能够与此类高速模拟串行数据接口进行相互联络。电子系统中高速串行通信链路的使用持续增长。如本领域中已知的，高速数据链接(datalink)通过传输线(transmissionline)将数据从一个位置传输到另一位置。这些数据链接可以包括以并行(parallel)格式接收数据并将数据转换为串行格式以进行高速传输的串行器/解串器(即Serializer/Deserializer，SerDes)数据链接。SerDes数据链接可以是通信系统中底板(backplane)的一部分。然而，包含SerDes电路的用于高数据通讯应用的先前技术芯片封装通常遭受由于信号扭曲(signalskew)或信号延迟(signaldelay)引起的所谓的SerDes损耗(loss)，这反过来又使芯片封装的电性能恶化。
技术实现思路
有鉴于此，本专利技术提供一种电子封装，减少信号扭曲或信号延迟，改善芯片封装的电性能。根据本专利技术的第一方面，公开一种电子封装，包括：矩形的封装基板；芯片封装，包括第一高速接口电路芯片，所述芯片封装安装在所述封装基板的顶表面上，其中所述芯片封装相对于所述封装基板在垂直于所述顶表面的垂直轴上方具有通过旋转偏移角；以及金属环，安装在所述封装基板的顶表面上。根据本专利技术的第一方面，公开一种电子封装，包括：矩形的封装基板；芯片封装，包括第一高速接口电路芯片，所述芯片封装安装在所述封装基板的顶表面上，其中所述第一高速接口电路芯片在垂直于所述顶表面的垂直轴上方通过旋转偏移角相对于所述封装基板旋转；以及金属环，安装在封装基板顶表面上。根据本专利技术的第一方面，公开一种电子封装，包括：矩形的封装基板；芯片封装，包括第一高速接口电路芯片，所述芯片封装安装在所述封装基板的顶表面上，其中所述第一高速接口电路芯片在垂直于顶表面的垂直轴上方通过旋转偏移角相对于所述封装基板旋转；金属环，安装在所述封装基板的顶面上；以及至少一个去耦电容器，位于所述封装基板的角部，其中，所述去耦电容器相对于封装基板在垂直于顶表面的垂直轴上方通过旋转偏移角旋转。本专利技术的电子封装由于所述芯片封装相对于所述封装基板在垂直于所述顶表面的垂直轴上方具有通过旋转偏移角，从而使芯片封装相应位置的焊盘连接到封装基板上的焊球的连接线路的距离更短，从而减少信号扭曲，并且可以显著改善电子封装的信号延迟以及SerDes电路的电性能。附图说明图1是根据本专利技术的一个实施例的半导体电子封装的俯视立体图。图2是图1的虚线I-I’的示意剖视图。图3是根据本专利技术一个实施例的半导体电子封装的透视图。图4是在封装基板上具有金属环和旋转的半导体晶粒的电子封装的示意性俯视图。图5是沿图4中的虚线II-II’截取的示意性剖视图。图6是示出根据本专利技术另一实施例的具有金属盖的电子封装的示意性截面图。图7是具有金属环和旋转的半导体晶粒的电子封装的示意性顶视图，示出了根据本专利技术的另一实施例的在金属环与芯片封装之间的三角形区域内布置有更多的去耦电容器。图8是具有金属环和旋转的半导体晶粒的电子封装的示意性俯视图，示出了根据本专利技术的另一实施例的一些芯片布置在金属环与芯片封装之间的三角形区域内。图9是根据本专利技术的另一个实施例的具有用于弯曲控制的延伸的金属环的电子封装的示意性顶视图。具体实施方式在本专利技术实施例的以下详细描述中，参考了作为本专利技术的一部分的附图，并且其中通过图示的方式示出了可以实践本专利技术的特定优选实施例。足够详细地描述了这些实施例以使本领域技术人员能够实践它们，并且应该理解，可以利用其他实施例，并且可以在不脱离本专利技术的精神和范围的情况下进行机械，结构和程序上的改变。因此，以下详细描述不应被视为具有限制意义，并且本专利技术的实施例的范围仅由所附权利要求限定。应当理解，尽管本实施例可以使用术语第一，第二，第三，主要，次要等来描述各种元件，部件，区域，层和/或部分，但是这些元件，部件，区域，层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件，组件，区域，层或部分与另一个元件，组件，区域，层或部分区分开。因此，在不脱离本专利技术构思的教导的情况下，下面讨论的第一或主要元件，组件，区域，层或部分可以称为第二或次要元件，组件，区域，层或部分。本实施例可以使用空间相对术语，例如“在…之下”，“在…下方”，“下方”，“在…下面”，“在…之上”，“上方”，“在…上面”等，以便于描述图中一个元素或特征与另一个元素或特征的关系。应当理解，除了图中所示的方向取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。例如，如果图中的设备被翻转，则描述为在其他元件或特征“在…下方”或“在…之下”或“下方”的元件将被定向在其他元件或特征“在…之上”或“上方”。因此，示例性术语“在…下方”和“下方”可以包括上方和下方的方向。装置可以以其他方式定向(旋转90度或在其他方位)，并且相应地解释本文使用的空间相对描述符。另外，还应理解，当层被称为在两个层“之间”时，它可以是两个层之间的唯一层，或者也可以存在一个或多个中间层。这里使用的术语仅用于描述特定实施例的目的，并不旨在限制本专利技术构思。如这里所使用的，单数形式“一”，“一个”和“该”，“所述”旨在也包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征，整体，步骤，操作，元件和/或组件的存在，但不排除存在或者添加一个或多个其他特征，整体，步骤，操作，元素，组件和/或其组合。如这里所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合，并且可以缩写为“/”。应当理解，当元件或层被称为“在…上”，“连接到”，“耦合到”或“邻接”另一个元件或层时，它可以直接在另一个元件或层的上方，直接连接，直接耦合或直接邻接于另一个元件或层，或者可以在元件或层与另一个元件或层之间存在中间元件或层。相反，当元件被称为“直接在......上”，“直接连接到”，“直接耦合到”或“直接邻接”另一元件或层时，不存在中间元件或层。串行器/解串器(SerDes)是高速通信中常用的一对功能块(functionalblock)，用于补偿有限的输入/输出。这些功能块在每个方向上在串行数据本文档来自技高网...

【技术保护点】
1.一种电子封装，其特征在于，包括：/n矩形的封装基板；/n芯片封装，包括第一高速接口电路芯片，所述芯片封装安装在所述封装基板的顶表面上，其中所述芯片封装相对于所述封装基板在垂直于所述顶表面的垂直轴上方具有通过旋转偏移角；以及/n金属环，安装在所述封装基板的顶表面上。/n

【技术特征摘要】
20190515 US 62/848,064;20200412 US 16/846,3811.一种电子封装，其特征在于，包括：
矩形的封装基板；
芯片封装，包括第一高速接口电路芯片，所述芯片封装安装在所述封装基板的顶表面上，其中所述芯片封装相对于所述封装基板在垂直于所述顶表面的垂直轴上方具有通过旋转偏移角；以及
金属环，安装在所述封装基板的顶表面上。


2.如权利要求1所述的电子封装，其特征在于，所述旋转偏移角在30度至75度之间；或者，所述旋转偏移角为45度。


3.如权利要求1所述的电子封装，其特征在于，所述封装基板的顶表面通过在二维平面中的两个正交轴而划分为四个象限，所述第一高速接口电路晶粒包括直接面对所述封装基板的顶点的第一边缘，其中，沿着所述第一边缘布置有第一排输入/输出焊盘。


4.如权利要求3所述的电子封装，其特征在于，所述第一高速接口电路晶粒包括与所述第一边缘垂直的第二边缘，其中，沿着所述第二边缘布置有第二排输入/输出焊盘。


5.如权利要求4所述的电子封装，其特征在于，第一组焊球沿着在所述封装基板的所述顶点处连接的两侧布置，并且其中，所述第一排输入/输出焊盘分别通过封装基板顶表面上四个象限之一内的第一迹线电连接到所述第一组焊球。


6.如权利要求5所述的电子封装，其特征在于，第二组焊球沿着在所述封装基板的所述顶点处接合的所述两侧之一布置，并且其中，所述第二排输入/输出焊盘分别通过在所述封装基板的顶表面上的四个象限之一内的第二迹线电连接到所述第二排焊球。


7.如权利要求1所述的电子封装，其特征在于，所述第一高速接口电路晶粒...

【专利技术属性】
技术研发人员：苏耀群，徐志荣，林仪柔，彭逸轩，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71