一种快速的集成电路测试流程优化方法技术

一种快速的集成电路测试流程优化方法，通过对测试项目重排序，减少了失效芯片的测试时间。包括步骤：Ｓ１０：确定验证分析阶段测试向量和测试流程；Ｓ２０：确定的测试向量和测试流程对芯片进行验证分析并得到原始的通过／失效测试信息表；Ｓ３０：调用转换程序将通过／失效测试信息表转化为测试项目有效性表；Ｓ４０：应用基于测试效率系数的排序方法，对测试项目进行优化，得到一个优化的测试流程。本发明专利技术提出的优化方法具有简单、易于实现且优化速度快的特点。优化速度快使得本发明专利技术特别适合应用于现代ＳＯＣ测试中测试项目一般都比较多的情况。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及大规模集成电路测试
，特别是，是对集成电路芯片进行失效分析和降低测试成本的一种方法。
技术介绍
半导体技术的快速发展推动了芯片集成度的和工作频率的迅速增加。芯片工作频率的增加不仅会增加芯片设计难度，而且使得芯片的后期测试成本也跟着增加。导致现代芯片测试成本增加的原因有1)芯片工作频率增加迅速，使得要提供真速测试的测试设备的工作频率也要随之发生相应的提高，然而，高频率的测试设备的成本是非常高的。2)测试时间过长，测试时间长源于现代芯片测试中，待测试的模块的数量十分庞大，对这些模块进行全面的测试需要很长的时间。3)测试数据量体积庞大使得对存储这些数据量的测试设备内存要求比较大，而大存储容量内存会增加测试设备单个通道上的成本。4)现代芯片的管脚比较多，对这些芯片进行测试需要相同数量的测试通道。通道数量的增加也会增加测试设备的成本。芯片的测试主要包含三个部分测试功能测试、结构测试和参数测试。功能测试是使用根据芯片设计规范产生的功能性测试向量集对芯片进行测试。这些向量集对待测电路的功能进行逐一的测试。功能性测试向量集可来由芯片设计人员提供或者是来源于芯片在验证阶段生成的本文档来自技高网...

【技术保护点】
一种快速的集成电路测试流程优化方法，其特征在于，通过处理验证阶段收集得到的失效芯片的数据，对测试流程中的测试项目进行排序，达到降低失效芯片测试成本的目的。

【技术特征摘要】

【专利技术属性】
技术研发人员：韩银和，李晓维，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：11[中国|北京]