用于测试装置的平行校准系统制造方法及图纸

本发明专利技术揭示一种用于一电子电路测试仪的平行校准系统，其包括测试及测量电子装置、及一耦合至所述测试及测量电子装置的测试夾具。所述测试夾具包括：时钟基准电路及时钟分配电路、一受试装置接口及耦合至所述受试装置接口的多个校准板，其中所述多个校准板及所述时钟分配电路同时测试多个测试通道的信号路径。

【技术实现步骤摘要】

本专利技术揭示一种用于一电子电路测试仪的平行校准系统，其包括测试及测量电子装置、及一耦合至所述测试及测量电子装置的测试夾具。所述测试夾具包括时钟基准电路及时钟分配电路、一受试装置接口及耦合至所述受试装置接口的多个校准板，其中所述多个校准板及所述时钟分配电路同时测试多个测试通道的信号路径。
技术介绍
诸多装置测试应用，诸如对存储装置的测试应用，需要一种能够同时测试诸多具有多个测试通道的装置的测试装置。此一测试装置通常需要定期校准，其中主要是校准各种时钟及穿过该测试装置的数据路径，以使测试装置能够提供有意义的测试结果。现代化测试装置能够测试诸多装置，并且因此具有诸多测试通道，且在某些情况下具有几千个测试通道。一典型的电子电路测试装置通过将各种逻辑状态的测试信号施加至该DUT上的输入端子来测试一受试装置(DUT)。通过监测响应所施加的测试信号而在DUT输出端子处所产生的信号的状态来确定该DUT是否正处于预计的运行状态。一电子电路测试仪必须维持极精确的容差，以便可精确地表征该DUT的性能。先前的测试装置是使用外部测量仪器手动校准。其他先前的测试装置还使用一单一校准时钟基准来校准测试装置的所有通道。遗憾的是，此需要逐次校准测试装置的每一通道，且因此校准一具有数百或数千通道的测试装置需要大量时间。因此，人们需要一种能够降低校准一测试装置所需时间的方法。
技术实现思路
根据一实施例，用于一电子电路测试仪的平行校准系统包括测试及测量电子装置、一耦合至该测试及测量电子装置的测试夾具，该测试夾具包括时钟基准电路及时钟分配电路。该电子电路测试仪也包括一受试装置接口及多个耦合至该受试装置接口的校准板，其中该多个校准板及时钟分配电路同时测试多个测试通道的信号路径。下文将参照此等附图及对多个较佳实施例的详细阐述来讨论本专利技术的其它方法、方面及优点。附图说明下文将在对实例性实施例的说明中特别参照此等附图来以举例说明的方式阐述本专利技术，附图中图1是一图解说明一电子电路测试仪一部分的方框图。图2是一更详细图解说明图1所示测试夾具的方框图。图3是一图解说明图1及2所示校准板的示意图。图4A及4B是一共同图解说明探针卡与校准板之间的连接器接口的示意图。图5是一图解说明一对应于图4A及4B中一个测试通道位点的位点内部连接网络的示意图。图6是一图解说明图1所示电子电路测试仪的一资源矩阵的示意图。图7是一图解说明图1所示电子电路测试仪的一实施例的操作流程图。具体实施例方式尽管下文将一测试装置用平行校准系统描述为用在一设计用于测试(例如)存储装置的测试装置中，但测试装置用平行校准系统也能够用来同时校准任一电子电路测试仪的多个通道。图1是一图解说明电子电路测试仪100一部分的方块图。对电子电路测试仪的完整说明可在共同转让的第6,570,397号美国专利中找到，此案以引用的方式并入本文中。该电子电路测试仪100包括测试及测量电子装置102、一测试夾具200，(其有时也称作一“测试头”)及一探针卡104(其也称作一“受试装置接口”或“DUT接口”)。该测试及测量电子装置102包括一进一步包括测试控制软件108的测试位点控制器110。该测试位点控制器110可以是，例如，一个人计算机(PC)或其它能够控制电子电路测试仪100的功能及能够执行测试控制软件108的处理装置。该测试夾具200电耦合至测试及测量电子装置102并电耦合至探针卡104。该测试及测量电子装置102可包括例如，直流及交流电信号发生器、信号分析仪(诸如一示波器)及一网络分析仪，以及其它装置。该探针卡104给一称作DUT板106的组件提供一接口。当配置用于测试装置时，在此实例中，该DUT板106包括多个待电子电路测试仪100进行测试的存储装置(未显示)。然而，电子电路测试仪需要定期进行校准。因此，在此定期校准期间，需将DUT板106拆除并换上一也称作“继电器板”的校准板300。在此实例中，可将36个校准板300连接至探针卡104来为所有测试仪通道提供同时校准及检验。如将在下文所述，校准板300因其装设有多个可用于对电子电路测试仪100实施校准的继电器而也被称作“继电器板”。图2是一更详细图解说明图1中测试夾具200的方块图。该测试夾具200包括一时钟板202、一测试电路板206、多个前面板(图中使用附图标记208图解说明其中的一实例性前面板)；一加载板230及图1中的探针卡104。该时钟板202包括一产生一称作“TCALCLK”的基准时钟信号的基准时钟发生器204。时钟板202、测试电路板206及前面板208均通过接口234彼此耦合。可构置为多个测试电路板的测试电路板206一般包括电路供界定测试一装置或一集成电路的测试通道。加载板230实际上将电测试信号从前面板208传送至探针卡104。探针卡104包含导电迹线，该些导电迹线可将电测试信号从加载板230传送至探针卡104上可将校准板300耦合至探针卡104的多个连接器(未显示)。该测试电路板206包括多个驱动器及接收器(未显示)。该等驱动器可配置用来将信号输出至探针卡104上的连接器。通常，一单一测试电路板206上具有多对驱动器与接收器。每一对均可界定电子电路测试仪100的一测试通道。根据本专利技术的一实施例，该前面板208包括一时钟分配电路212。在此实例中，该时钟分配电路212将9个相同版本的TCALCLK信号经由接头222-1至222-9分配给加载板230。加载板230包括呈一开路集电极、高电流配置的高速驱动器电路，以驱动高导电负载，即校准板300上偶连至探针卡104的继电器。加载板230将9个相同版本的TCALCLK信号经由接头232-1至232-9分配给探针卡104。根据本专利技术的此实施例，前面板214、216及218(其细节略去)各将9个相同版本的TCALCLK信号分别经由接头242、244及246分配给探针卡104。以此方式，即可将36个相同版本的TCALCLK信号自测试夾具提供至探针卡104来提供一时钟基准信号，以便可同时校准所有测试通道。图3是一图解说明图1及2所示校准板300的示意图。该校准板300包括互连电路310、多个继电器(图中使用参照号302图解说明若干实例性继电器)、一状态指示器314及一控制器312。校准板300还包括一设计用于将校准板300以电及机械方式耦合至探针卡104的连接器316。在一实施例中，将36个单独的校准板300耦合至探针卡104以对电子电路测试仪100内的所有测试通道同时进行校准。可将校准板300的电路310设计为在继电器302之间具有最优化导体迹线选路，以使一大约600兆赫兹(MHz)的高带宽成为可能。由于继电器302安装在校准板300的对置侧上，所以有可能实现前述继电器之间的最优化选路，并由此实现极高的带宽。图4A及4B是一共同图解说明探针卡104与校准板300之间连接器接口402的示意图。在一实施例中，连接器接口402的接触垫均布置在36个单独的测试通道位点(图中使用参照号404图解说明其中一实例性位点)及一基准位点406内。在所图解说明的实施例中，连接器接口402包括总计36个测试通道位点404，其中每一个均配置为包括128个测试通道，并且每一个均配置为接收上述相同TCALCLK信号之一本文档来自技高网...

【技术保护点】
一种用于一电子电路测试仪的平行校准系统，其包括：测试及测量电子装置；一耦合至所述测试及测量电子装置的测试夾具，所述测试夾具包括时钟基准电路及时钟分配电路；一受试装置接口；及多个耦合至所述受试装置接口的校准板， 其中所述多个校准板及所述时钟分配电路同时测试多个测试通道的信号路径。

【技术特征摘要】
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【专利技术属性】
技术研发人员：罗米迈德尔，托德舒尔，纳赛尔阿里加法里，安德鲁谢，兰迪L贝利，
申请(专利权)人：安捷伦科技公司，
类型：发明
国别省市：US[美国]