实现高速测试电路的扫描链和方法技术

本发明专利技术涉及实现高速测试电路的扫描链和方法。其中，包括多个扫描单元的边界扫描电路，每个扫描单元包含两个用于存储相应的测试值的扫描寄存器。在片上和片间测试期间，其中一个扫描寄存器响应于功能时钟信号，使得测试单元生成具有在该功能时钟信号的速度进行的至少一个状态跃变的跃变延迟测试数据。跃变延迟测试数据允许以完全功能速度验证片上功能电路的完整性或者片间电路的完整性。

【技术实现步骤摘要】

本专利技术 一般涉及集成电路领域。本专利技术特别是针对使得能够以功 能时钟速度进行扫描测试的扫描链电路。
技术介绍
常规集成电路(IC)扫描测试有两个主要功能。首先，在多芯片环境中，扫描测试允许验证片间连接的完整性。这种类型的扫描测试通常被称为"边界扫描"测试并且是电子及电气工程师协会(IEEE )标 准1149.1 (其全部内容作为背景和上下文信息在此结合作为参考)的 主题。其次，在单芯片环境中，如在1149.1标准中所描述的那样扫描 测试允许集成电路的功能块与外部引脚隔离，或者在正在开发的IEEE 1500标准的情形中边界扫描围绕芯片内部的电路核心，以将核心与外 部逻辑隔离并且随后以典型地低于该块的功能速度几个数量级的测试 时钟速度测试这些结构。通常，有两种类型的功能块扫描测试，称为"完 全扫描，，和"部分扫描"测试。通常利用内置自测试(BIST)电路或者 外部自动测试设备(ATE)或者二者的结合，以完全功能速度测试各 功能块。在完全功能速度测试期间，通常不利用提供用于扫描测试的 任何电路(至少对于其扫描能力)。图l举例说明了 IC芯片10 (在此，测试中的装置(DUT))具 本文档来自技高网...

【技术保护点】
一种使得能够利用测试时钟信号和功能时钟信号进行电路的功能速度测试的扫描链，包括：与所述电路电通信的至少一个扫描单元，所述至少一个扫描单元包括：（ａ）响应于所述测试时钟信号、并且配置用于锁存作为所述测试时钟信号的函数的第一扫描 测试值的第一扫描寄存器；和（ｂ）与所述第一扫描寄存器串联的第二扫描寄存器，所述第二扫描寄存器响应于所述测试时钟信号和所述功能时钟信号，并且配置用于（ｉ）锁存作为所述测试时钟信号的函数的第二扫描测试值，以及（ｉｉ）响应于所述功能时钟信 号翻转所述第二扫描测试值。

【技术特征摘要】
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【专利技术属性】
技术研发人员：格雷D格里斯，马克R泰勒，斯蒂文F奥克兰，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]