内存存取接口装置制造方法及图纸

一种内存存取接口装置，包含：时钟产生电路及存取信息传输电路。时钟产生电路根据源头时钟信号产生参考时钟信号。存取信息传输电路各包含：第一及第二时钟除频电路、相位调整电路及工作周期调整电路。第一时钟除频电路对参考时钟信号除频，产生第一除频时钟信号。第二时钟除频电路对第一除频时钟信号除频，产生第二除频时钟信号。相位调整电路依据第二除频时钟信号对存取信息进行调整产生相位调整存取信息。工作周期调整电路根据第一除频时钟信号，将第一调整存取信息的工作周期调整为半周期，以产生输出存取信息存取内存装置。

【技术实现步骤摘要】
内存存取接口装置
本专利技术涉及一种内存存取技术，且特别是涉及一种内存存取接口装置。
技术介绍
NAND闪存早期采用低速的单一数据传送率(singledatarate；SDR)模式架构。然而，随着产品的带宽需求逐渐增加，传统的单一数据传送率模式架构已经不敷使用，无法达成速度的需求。因此，非易失性双倍数据传送率(non-volatiledoubledatarate；NVDDR)模式的架构被提出以突破速度的限制，并在此架构下提出越来越高速的规格。然而，市面上的控制器均被要求能够支持所有速度的模式，以及具有信号校正的能力。因此，如何设计一个新的内存存取接口装置，以解决上述的缺失，乃为此一业界亟待解决的问题。
技术实现思路

技术实现思路
旨在提供本公开内容的简化摘要，以使阅读者对本公开内容具备基本的理解。此
技术实现思路
并非本公开内容的完整概述，且其用意并非在指出本专利技术实施例的重要/关键组件或界定本专利技术的范围。本
技术实现思路
之一目的是在提供一种内存存取接口装置，藉以改善先前技术的问题。为达上述目的本文档来自技高网...

【技术保护点】
1.一种内存存取接口装置，包含：/n一时钟产生电路，配置以根据一源头时钟信号产生多个参考时钟信号，所述多个参考时钟信号互相独立且各具有一可调相位；以及/n多个存取信息传输电路，各包含：/n一第一时钟除频电路，配置对所述多个参考时钟信号其中之一进行除频，以产生一第一除频时钟信号；/n一第二时钟除频电路，配置对该第一除频时钟信号进行除频，以产生一第二除频时钟信号；/n一相位调整电路，配置以从一内存存取控制器接收一存取信息，以依据该第二除频时钟信号对该存取信息的相位进行调整，以产生一相位调整存取信息；以及/n一工作周期调整电路，配置以调整该相位调整存取信息的工作周期，以产生并输出一输出存取信息至一内...

【技术特征摘要】
20190510 US 16/408,8731.一种内存存取接口装置，包含：
一时钟产生电路，配置以根据一源头时钟信号产生多个参考时钟信号，所述多个参考时钟信号互相独立且各具有一可调相位；以及
多个存取信息传输电路，各包含：
一第一时钟除频电路，配置对所述多个参考时钟信号其中之一进行除频，以产生一第一除频时钟信号；
一第二时钟除频电路，配置对该第一除频时钟信号进行除频，以产生一第二除频时钟信号；
一相位调整电路，配置以从一内存存取控制器接收一存取信息，以依据该第二除频时钟信号对该存取信息的相位进行调整，以产生一相位调整存取信息；以及
一工作周期调整电路，配置以调整该相位调整存取信息的工作周期，以产生并输出一输出存取信息至一内存装置，据以存取该内存装置。


2.根据权利要求1所述的内存存取接口装置，其中，该工作周期调整电路配置以根据该第一除频时钟信号，将该相位调整存取信息的工作周期调整为半周期。


3.根据权利要求1所述的内存存取接口装置，其中，所述多个存取信息传输电路包含：
一控制信号传输电路，其中该控制信号传输电路从该内存存取控制器接收的该存取信息为一控制信号，从该时钟产生电路接收的所述多个参考时钟信号其中之一为一指令参考时钟信号，该控制信号传输电路所产生的该输出存取信息为一输出控制信号；
一指令及地址信号传输电路，其中该指令及地址信号传输电路从该内存存取控制器接收的该存取信息为一指令信号或一地址信号，从该时钟产生电路接收的所述多个参考时钟信号其中之一为该指令参考时钟信号，该指令及地址信号传输电路所产生的该输出存取信息为一输出指令信号或一输出地址信号；以及
一数据信号传输电路，该数据信号传输电路从该内存存取控制器接收的该存取信息为一数据信号，从该时钟产生电路接收的所述多个参考时钟信号其中之一为一数据参考时钟信号，该数据信号传输电路所产生的该输出存取信息为一输出数据信号。


4.根据权利要求3所述的内存存取接口装置，其中，所述多个存取信息传输电路还包含：
一数据闪控信号传输电路，该数据闪控信号传输电路从该内存存取控制器接收的该...

【专利技术属性】
技术研发人员：蔡福钦，余俊锜，张志伟，周格至，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71