一种循环冗余校验电路IP核实现系统及方法技术方案

本发明专利技术提供的循环冗余校验电路IP核实现系统包括寄存器配置模块、预处理模块、并行模除模块、输入位宽控制模块、输出和反馈处理模块；本发明专利技术通过输入位宽控制模块和预处理模块对有效数据进行拼接处理，实现了CRC32/16/8算法的兼容，满足了现代SOC大位宽总线的需求，提高了运算的速度，还支持了一次数据的CRC计算中根据起始地址和数据长度对输入并行宽度进行8/16/24/32的自适应调节。

【技术实现步骤摘要】
一种循环冗余校验电路IP核实现系统及方法
本专利技术涉及通信
，特别涉及一种循环冗余校验电路IP核实现系统及方法。
技术介绍
在通信传输中，由于宇宙射线辐射、电路抖动等因素的影响，使得通信传输出现不期望发生的信号反转问题。为了降低这些错误所带来的不利影响，在通信传输时通常采用数据校验的方法来发现和/或纠正。目前，CRC(CyclicRedundancyCheck，循环冗余校验)作为常用的数据校验方法广泛应用于通信系统中。常用的CRC方式包括奇偶校验和异或校验，随着通信的数据量越来越大，此类CRC校验以其简单编码、检错能力强、强大的抗干扰能力等优势广泛应用于以太网、USB等通信协议中，然而在多位出错的情况下此类校验方法容易失效。所述CRC校验的基本原理是：发送端将待发数据除以某一特定的CRC生成多项式，得到余数，该余数为CRC校验码。发送端将该CRC校验码置于所述待发数据之后，并随待发数据一同发送。接收端将接收到的数据按照与发送端相同的方法，除以同一生成多项式，得到新的CRC校验码。将该新CRC校验码与原CRC校验码进行比较本文档来自技高网...

【技术保护点】
1.一种循环冗余校验电路IP核实现系统，其特征在于，包括寄存器配置模块、预处理模块、并行模除模块、输入位宽控制模块、输出和反馈处理模块；/n所述寄存器配置模块，用于将接收到的配置信息配置给所述预处理模块、并行模除模块、输入位宽控制模块、输出和反馈处理模块；/n所述输入位宽控制模块，用于根据所述配置信息以及每次输入的有效数据对每次接收到的所述有效数据进行计数，并将每次接收到的所述有效数据的长度以及有效数据传送结束信号发送给预处理模块，所述输入位宽控制模块还控制预处理模块对所述有效数据进行拼接处理，控制并行模除模块进行并行模除运算；/n所述预处理模块，用于根据所述配置信息对有效数据进行处理，并对有...

【技术特征摘要】
1.一种循环冗余校验电路IP核实现系统，其特征在于，包括寄存器配置模块、预处理模块、并行模除模块、输入位宽控制模块、输出和反馈处理模块；
所述寄存器配置模块，用于将接收到的配置信息配置给所述预处理模块、并行模除模块、输入位宽控制模块、输出和反馈处理模块；
所述输入位宽控制模块，用于根据所述配置信息以及每次输入的有效数据对每次接收到的所述有效数据进行计数，并将每次接收到的所述有效数据的长度以及有效数据传送结束信号发送给预处理模块，所述输入位宽控制模块还控制预处理模块对所述有效数据进行拼接处理，控制并行模除模块进行并行模除运算；
所述预处理模块，用于根据所述配置信息对有效数据进行处理，并对有效数据进行拼接处理，其中，拼接后的数据包括有效数据和无效数据；
所述并行模除模块，用于并行模除运算，并通过标记位遮罩对无效数据进行遮罩处理，以得到模除结果和冗余运算结果；
所述输出和反馈处理模块，用于根据配置信息选择所述有效数据的位数，以得到并输出校验码和校验结果，同时，处理所述模除结果得到反馈数据，将所述反馈数据发送给输入位宽控制模块，使得所述输入位宽控制模块根据反馈数据和每次输入的有效数据进行下一轮的拼接处理。


2.如权利要求1所述的循环冗余校验电路IP核实现系统，其特征在于，所述配置信息包括输入异或值、输出异或值、输入反转标志位、输出反转标志位、数据总长度、多项式和位宽选择信号。


3.如权利要求2所述的循环冗余校验电路IP核实现系统，其特征在于，
所述寄存器配置模块的输入端输入了存储CRC算法的配置信息；
所述寄存器配置模块的第一个输出端将输入异或值和反转标志位配置给所述预处理模块；
所述寄存器配置模块的第二个输出端将数据总长度配置给所述输入位宽控制模块；
所述寄存器配置模块的第三个输出端将多项式配置给所述并行模除模块；
所述寄存器配置模块的第四个输出端将输出异或值和输出反转标志位配置给所述输出和反馈处理模块。


4.如权利要求3所述的循环冗余校验电路IP核实现系统，其特征在于，
所述输入位宽控制模块的第一个输入端口连接所述寄存器配置模块，并接收所述数据总长度；
所述输入位宽控制模块的第二个输入端口接收有效数据；
所述输入位宽控制模块统计有效数据的接收次数，并根据数据总长度自动对输入的有效数据的长度进行调整，并将每次接收到的有效数据的长度发送给所述预处理模块和输出和反馈处理模块，同时通过自动调整输入位宽控制模块的标记位遮罩mask来控制所述预处理模块进行数据拼接调整。


5.如权利要求4所述的循环冗余校验电路IP核实现系统，其特征在于，
所述预处理模块的第一个输入端输入了有效数据；
所述预处理模块的第二个输入端连接所述输入位宽控制模块发送的有效数据传送结束信号以及每次接收到的有效数据的数据长度；
所述预处理模块的第三个输入端从所述寄存器配置模块的第一个输出端接收了输入异或值和反转标志位；
所述预处理模块的第四个输入端接收所述输出和反馈处理模块反馈来的反馈数据；
所述预处理模块根据配置参数对有效数据进行处理，并根据每次接收到的有效数据的数据长度以及有效数据传送结束信号，对反馈数据和有效数据进行对应拼接。


6.如权利要求5所述的循环冗余校验电路IP核实现系统，其特征在于，
所述并行模除模块采用8bit、16bit或32bit中任一种并行模除输入框架。


7.如权利要求6所述的循环冗余校验电路IP核实现系统，其特征在于，
所述并行模除模块的第一个输入端接收所述寄存器配置模块的第三个输出端发送的多项式；
所述并行模除模块的第二个输入端接收所述输入位宽控制模块的第一个...

【专利技术属性】
技术研发人员：张宇帆，金永明，杨超，张熠阳，吕毓达，
申请(专利权)人：上海富瀚微电子股份有限公司，
类型：发明
国别省市：上海;31