一种基于时钟分相的高精度固定周期PTP时间同步方法技术

本发明专利技术公开了一种基于时钟分相的高精度固定周期PTP时间同步方法，FPGA根据晶振信号生成基准频率信号，FPGA根据基准频率信号生成参考频率信号并到物理层PHY芯片，物理层PHY芯片的内部锁相环对参考频率信号倍频后生成PYH时钟参考信号，PYH时钟参考信号作为物理层PHY芯片的内部计时寄存器的计数频率，物理层PHY芯片根据内部计时寄存器获得时间同步报文发送的待校正报文时间戳，根据待校正报文时间戳之间的相位关系获得最终报文时间戳。通过上述方法，可实现主从时钟的时间同步，同步精度可提高M倍，有利于军工，航空航天等对时间同步有高精度要求的领域的发展。

【技术实现步骤摘要】
一种基于时钟分相的高精度固定周期PTP时间同步方法
本专利技术属于时间同步
，具体涉及一种基于时钟分相的高精度固定周期PTP时间同步方法。
技术介绍
随着电子信息化、网络化的逐渐发展，各个系统之间对时间的同步性要求越来越高，早期的NTP(NetworkTimeProtocol)是之前应用最广泛的时间同步协议，但局域网内的精度不足10ms以内，仍不能满足测量仪器和工业控制所需的准确度。为了解决测量和控制应用的分布网络定时同步的需要，PTP(网络测量和控制系统的精密时间同步协议标准)随之产生，目前可以达到ns级的时间同步精度，并在不断的改进和完善之中。传统的PTP时间同步主时钟和从时钟校准流程如下：a)在某一时刻，主时钟向从时钟发送Sync报文，并注明此刻发送报文的时间t1，时间信息记录在Sync报文里。b)从时钟接收Sync报文，并记录下接收到报文的时间t2。c)从时钟向主时钟发送Delay_Req报文，并注明此刻发送报文的时间t3。d)主时钟接收从时钟发送的Delay_Req报文，并记录下接收到报文的时间t4，通过Delay_Resp报文嵌入时间信息，反馈给从时钟，从时钟进行时间的纠正。设此时从时钟和主时钟之间的时间偏差为offset，假设在一次同步过程中，报文往返路径延时相等，即Mastertoslavedelay＝Slavertomasterdelay＝(t2-t1)+(t4-t3)/2，，则可得到offset＝t2-t1-Slavertomasterdelay(如图1)e)每个发送、接收的时间t由物理层的PHY芯片的时钟打时间戳提供，时钟信号的频率为125M，周期为8ns，当时钟的每个上升沿到来时，PHY芯片内RTC时间寄存器自动加8ns，由于不能保证每个报文的发送、接收时间刚好在时钟信号的上升沿处，所以，时间戳最多有8ns的误差，所以，从时钟对时间进行纠正时，相对标准的从时钟来说，有8ns的误差。PTP时间同步8ns的精度相对之前的NTP的精度已经有明显的提升，但对于一些对时间精度要求比较高的系统，如高速通信系统、航天系统，其精度还有待提高。
技术实现思路
本专利技术的目的在于针对现有技术存在的PTP时间同步精度不够高的问题，提供一种基于时钟分相的高精度固定周期PTP时间同步方法。一种基于时钟分相的高精度固定周期PTP时间同步方法，包括以下步骤：步骤1、FPGA根据晶振信号生成基准频率信号，FPGA根据基准频率信号生成参考频率信号并将参考频率信号传输到物理层PHY芯片，FPGA在一个循环发送周期，输出M次报文发送信号到物理层PHY芯片，FPGA每次输出报文发送信号到物理层PHY芯片的同时对基准频率信号进行移相生成参考频率信号发送到物理层PHY芯片，FPGA对基准频率信号进行第m次移相的移相相位为(m-1)×360°/(M×A)，其中，A为物理层PHY芯片的内部锁相环的倍频数，步骤2、物理层PHY芯片的内部锁相环对参考频率信号倍频后生成PYH时钟参考信号，PYH时钟参考信号作为物理层PHY芯片的内部计时寄存器的计数频率，物理层PHY芯片收到报文发送信号后，物理层PHY芯片根据内部计时寄存器获得时间同步报文发送的待校正报文时间戳，第1次最终报文时间戳N1为第1次待校正报文时间戳N’1；若第m-1次最终报文时间戳Nm-1加上报文发送时间间隔大于第m次待校正报文时间戳N’m，报文发送时间间隔为第m-1次报文发送信号与第m次报文发送信号的时间间隔，则第m次最终报文时间戳Nm为：N’m-0.5×T/M-(m-1)×T/M；其中T为PYH时钟参考信号的周期；若第m-1次最终报文时间戳Nm-1加上报文发送时间间隔均等于第m次待校正报文时间戳N’m，则第M次最终报文时间戳NM为：N’M+0.5×T/M-(M-1)×T/M；其中，N’M为第M次时间同步报文对应的待校正报文时间戳。本专利技术相对于现有技术，具有以下有益效果：本专利技术将传统PTP时钟同步技术与时钟分相技术相结合，把提高的同步时间报文的时间戳的精度到M倍，从而提高主从时钟的同步精度。附图说明图1为PTP协议图；图2为本实施例中报文发送信号的发送时序示意图；图3为本专利技术的硬件连接图。具体实施方式为了便于本领域普通技术人员理解和实施本专利技术，下面结合实施示例对本专利技术作进一步的详细描述，应当理解，此处所描述的实施示例仅用于说明和解释本专利技术，并不用于限定本专利技术。一种基于时钟分相的高精度固定周期PTP时间同步方法，包括以下步骤：步骤1、FPGA根据晶振信号生成基准频率信号，FPGA根据基准频率信号生成参考频率信号并将参考频率信号传输到物理层PHY芯片，FPGA在一个循环发送周期，输出M次报文发送信号到物理层PHY芯片，FPGA每次输出报文发送信号到物理层PHY芯片的同时对基准频率信号进行移相生成参考频率信号发送到物理层PHY芯片，FPGA对基准频率信号进行第m次移相的移相相位为(m-1)×360°/(M×A)，其中，A为物理层PHY芯片的内部锁相环的倍频数，步骤2、物理层PHY芯片的内部锁相环对参考频率信号倍频后生成PYH时钟参考信号，PYH时钟参考信号作为物理层PHY芯片的内部计时寄存器的计数频率，物理层PHY芯片收到报文发送信号后，物理层PHY芯片根据内部计时寄存器获得时间同步报文发送的待校正报文时间戳，第1次最终报文时间戳N1为第1次待校正报文时间戳N’1；若第m-1次最终报文时间戳Nm-1加上报文发送时间间隔大于第m次待校正报文时间戳N’m，m∈{2～M}，报文发送时间间隔为第m-1次报文发送信号与第m次报文发送信号的时间间隔，则第m次最终报文时间戳Nm为：N’m-0.5×T/M-(m-1)×T/M；其中T为PYH时钟参考信号的周期；若第m-1次最终报文时间戳Nm-1加上报文发送时间间隔均等于第m次待校正报文时间戳N’m，则第M次最终报文时间戳NM为：N’M+0.5×T/M-(M-1)×T/M；其中，N’M为第M次时间同步报文对应的待校正报文时间戳。在本实施例中，由外部时钟(晶振或原子钟)给FPGA提供10M的晶振信号，经过FPGA内部锁相环倍频输出25M的参考频率信号给物理层PHY芯片，物理层PHY芯片选用支持千兆以太网的AR8031芯片，该芯片是一款支持IEEE1588v2标准的以太网物理层芯片，内置PTP引擎，可以在内部实现对PTP报文打时间戳和解读时间戳，内置锁相环(PLL)，25M的参考频率信号进入物理层PHY芯片后，由物理层PHY芯片内部锁相环倍频产生125M的PYH时钟参考信号。PYH时钟参考信号的频率决定了物理层PHY芯片的报文时间戳的精度，即为一个周期8ns，若想提高精度，需从频率源入手，但物理层PHY芯片由于受内部锁相环限制，最高只能本文档来自技高网...

【技术保护点】
1.一种基于时钟分相的高精度固定周期PTP时间同步方法，其特征在于，包括以下步骤：/n步骤1、FPGA根据晶振信号生成基准频率信号，FPGA根据基准频率信号生成参考频率信号并将参考频率信号传输到物理层PHY芯片，/nFPGA在一个循环发送周期，输出M次报文发送信号到物理层PHY芯片，FPGA每次输出报文发送信号到物理层PHY芯片的同时对基准频率信号进行移相生成参考频率信号发送到物理层PHY芯片，FPGA对基准频率信号进行第m次移相的移相相位为(m-1)×360°/(M×A)，其中，A为物理层PHY芯片的内部锁相环的倍频数，/n步骤2、物理层PHY芯片的内部锁相环对参考频率信号倍频后生成PYH时钟参考信号，PYH时钟参考信号作为物理层PHY芯片的内部计时寄存器的计数频率，物理层PHY芯片收到报文发送信号后，物理层PHY芯片根据内部计时寄存器获得时间同步报文发送的待校正报文时间戳，/n第1次最终报文时间戳N

【技术特征摘要】
1.一种基于时钟分相的高精度固定周期PTP时间同步方法，其特征在于，包括以下步骤：
步骤1、FPGA根据晶振信号生成基准频率信号，FPGA根据基准频率信号生成参考频率信号并将参考频率信号传输到物理层PHY芯片，
FPGA在一个循环发送周期，输出M次报文发送信号到物理层PHY芯片，FPGA每次输出报文发送信号到物理层PHY芯片的同时对基准频率信号进行移相生成参考频率信号发送到物理层PHY芯片，FPGA对基准频率信号进行第m次移相的移相相位为(m-1)×360°/(M×A)，其中，A为物理层PHY芯片的内部锁相环的倍频数，
步骤2、物理层PHY芯片的内部锁相环对参考频率信号倍频后生成PYH时钟参考信号，PYH时钟参考信号作为物理层PHY芯片的内部计时寄存器的计数频率，物理层PH...

【专利技术属性】
技术研发人员：王梓萍，余钫，高伟，金鑫，秦蕾，陈智勇，
申请(专利权)人：中国科学院精密测量科学与技术创新研究院，
类型：发明
国别省市：湖北;42