一种收发组件的发射检波方法技术

本发明专利技术公开了一种收发组件的发射检波方法，通过在射频电路中增设FPGA逻辑控制电路和检波控制终端，利用检波控制终端向射频通道和FPGA逻辑控制电路发送用于控制射频通道与天线接入、用于控制射频通道和DAC芯片与电源接入的检波控制信号，来实现FPGA逻辑控制电路在射频通道的射频信号输出时对返回的检波标志信号进行的发射检波判决。本发明专利技术在射频通道的基础上，配备设置用于检波控制设备、用以进行射频发射的DAC模块和进行检波结果判断输出的FPGA逻辑控制电路。旨在解决现有技术中存在的信号在收发组件上发射成功的判断精度不高的技术问题。

【技术实现步骤摘要】
一种收发组件的发射检波方法
本专利技术涉及通信领域，尤其涉及一种收发组件的发射检波方法。
技术介绍
收发组件在进行正常的发射操作时，需要知道是否真正将信号发射出去，检波(振幅解调)就是振幅调制的逆过程，通过检波操作就可以知道信号是否通过天线发射了出去。目前实现检波的电路均为模拟电路，检波电路主要由三部分组成，分别是：高频已调信号源、非线性器件、RC低通滤波器。这种检波器的输出会依赖于信号的振幅(没有一个确定的门限)，而收发组件正常发射时，所调取的波位信号的幅度也是不确定的，如果仅仅依靠这种检波器的输出来判别，则虚警率会较高。因此，如何提高信号在收发组件上发射成功的判断精度，是一个亟需解决的技术问题。上述内容仅用于辅助理解本专利技术的技术方案，并不代表承认上述内容是现有技术。
技术实现思路
本专利技术的主要目的在于提供一种收发组件的发射检波方法，旨在解决现有技术中存在的信号在收发组件上发射成功的判断精度不高的技术问题。为实现上述目的，本专利技术提出一种收发组件的发射检波方法，其特征在于，所述发射检波方法通过在射频电路中增设FPGA逻辑控制电路和检波控制终端，利用检波控制终端向射频通道和FPGA逻辑控制电路发送用于控制射频通道与天线接入、用于控制射频通道和DAC芯片与电源接入的检波控制信号，来实现FPGA逻辑控制电路在射频通道的射频信号输出时对返回的检波标志信号进行的发射检波判决，其中，检波控制信号包括用于控制射频通道的射频输出通道或输入通道与天线的接入选择信号TR、用于控制射频通道和DAC芯片与电源的接入或断开控制信号AM；具体的，包括如下实现步骤：信号发射：令TR＝1，使射频电路切换到发射状态，再令控制信号AM＝1，使射频通道和DAC芯片接入电源，经由DAC芯片和射频通道发射信号；信号检波：利用射频通道中的检波电路对发射信号进行检波，并将检波后的检波标志信号反馈给FPGA逻辑控制电路；等待状态：发射信号及检波标志信号输出后，令AM＝0，TR＝0，使射频电路切换到接收状态，等待下一次检波控制信号；检波判决：FPGA逻辑控制电路根据发射信号的I/Q的幅度值和检波标志信号运行程序状态机，输出检波判决信号。优选的，检波判决包括如下子步骤：A：在FPGA逻辑控制电路中设立信号传输I/Q的幅度门限值d0，其中Imax和Qmax均由数模转换器的位宽决定；B：在FPGA逻辑控制电路的程序状态机中设置检波计数器，在上电复位时检波计数器设定一个固定的初值c0；C：在TR＝1且AM＝1的时间段内，计算信号传输I/Q的幅度值d1，其中D：判断每一次信号发射时d1与d0的关系：若d1≥d0，程序状态机在下一个状态检验射频通道返回的检波标志信号，并计入检波计数器，即检测到检波标志令c0的值加1，否则c0的值减一，直到本次发射过程结束；若d1＜d0，则认为发射的I/Q数据是无效的检波的数据，程序状态机保持当前状态直到本次发射过程结束；E：系统多次连续发射信号后，判断检波计数器的值c0与预设最小检波计数c2的关系，若c0＜c2则判决发射检波为故障，否则判决发射检波为正常。优选的，射频通道包括射频发射通道、射频接收通道、射频状态开关电路、射频电源开关电路和第一电源；其中，所述射频发射通道的输出端和射频接收通道的输入端接收发天线，通过射频状态开关电路控制射频发射通道和射频接收通道的接入；所述射频电源开关电路控制射频通道与第一电源的连接接入。优选的，检波电路连接射频发射通道和接收发天线，射频通道接收DAC模块的信号源并发射输出时，由检波电路向FPGA逻辑控制电路返回射频通道的检波标志信号。优选的，DAC芯片通过DAC电源开关电路和第二电源连接，DAC电源开关电路根据DAC芯片与电源的接入或断开控制信号AM来控制DAC芯片和第二电源的连接接入。优选的，DAC芯片与FPGA逻辑控制电路连接，根据FPGA逻辑控制电路发送的时钟信号和芯片控制信号，将经由发射信号源传输的数字信号转换为模拟信号传输给射频通道。本专利技术中，通过在射频电路中增设FPGA逻辑控制电路和检波控制终端，利用检波控制终端向射频通道和FPGA逻辑控制电路发送用于控制射频通道与天线接入、用于控制射频通道和DAC芯片与电源接入的检波控制信号，来实现FPGA逻辑控制电路在射频通道的射频信号输出时对返回的检波标志信号进行的发射检波判决。本专利技术在射频通道的基础上，配备设置用于检波控制设备、用以进行射频发射的DAC模块和进行检波结果判断输出的FPGA逻辑控制电路。旨在解决现有技术中存在的信号在收发组件上发射成功的判断精度不高的技术问题。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。图1为本专利技术提出的一种收发组件的发射检波方法的原理步骤示意图；图2为本专利技术提出的一种收发组件的发射检波方法的实施例的结构原理步骤图。本专利技术目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。具体实施方式应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。需要说明，本专利技术实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。另外，在本专利技术中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当人认为这种技术方案的结合不存在，也不在本专利技术要求的保护范围之内。本专利技术提出了一种实施例，参照图1，图1为本专利技术提出的一种收发组件的发射检波方法的原理流程示意图。如图1所示，在本实施例中，一种收发组件的发射检波方法，其特征在于：包括以下步骤：S1.设收发组件的收发功能由控制信号TR和AM控制：TR为收发切换控制信号，TR＝1时表示切换到发射状态；TR＝0时表示切换到接收状态；AM为发射电源开关控制信号，AM＝1时打开发射电源开关，AM＝0时关闭发射电源开关；S2.在进行信号发射之前，先令本文档来自技高网...

【技术保护点】
1.一种收发组件的发射检波方法，其特征在于，所述发射检波方法通过在射频电路中增设FPGA逻辑控制电路和检波控制终端，利用检波控制终端向射频通道和FPGA逻辑控制电路发送用于控制射频通道与天线接入、用于控制射频通道和DAC芯片与电源接入的检波控制信号，来实现FPGA逻辑控制电路在射频通道的射频信号输出时对返回的检波标志信号进行的发射检波判决，其中，检波控制信号包括用于控制射频通道的射频输出通道或输入通道与天线的接入选择信号TR、用于控制射频通道和DAC芯片与电源的接入或断开控制信号AM；具体的，包括如下实现步骤：/n信号发射：令TR＝1，使射频电路切换到发射状态，再令控制信号AM＝1，使射频通道和DAC芯片接入电源，经由DAC芯片和射频通道发射信号；/n信号检波：利用射频通道中的检波电路对发射信号进行检波，并将检波后的检波标志信号反馈给FPGA逻辑控制电路；/n等待状态：发射信号及检波标志信号输出后，令AM＝0，TR＝0，使射频电路切换到接收状态，等待下一次检波控制信号；/n检波判决：FPGA逻辑控制电路根据发射信号的I/Q的幅度值和检波标志信号运行程序状态机，输出检波判决信号。/n

【技术特征摘要】
1.一种收发组件的发射检波方法，其特征在于，所述发射检波方法通过在射频电路中增设FPGA逻辑控制电路和检波控制终端，利用检波控制终端向射频通道和FPGA逻辑控制电路发送用于控制射频通道与天线接入、用于控制射频通道和DAC芯片与电源接入的检波控制信号，来实现FPGA逻辑控制电路在射频通道的射频信号输出时对返回的检波标志信号进行的发射检波判决，其中，检波控制信号包括用于控制射频通道的射频输出通道或输入通道与天线的接入选择信号TR、用于控制射频通道和DAC芯片与电源的接入或断开控制信号AM；具体的，包括如下实现步骤：
信号发射：令TR＝1，使射频电路切换到发射状态，再令控制信号AM＝1，使射频通道和DAC芯片接入电源，经由DAC芯片和射频通道发射信号；
信号检波：利用射频通道中的检波电路对发射信号进行检波，并将检波后的检波标志信号反馈给FPGA逻辑控制电路；
等待状态：发射信号及检波标志信号输出后，令AM＝0，TR＝0，使射频电路切换到接收状态，等待下一次检波控制信号；
检波判决：FPGA逻辑控制电路根据发射信号的I/Q的幅度值和检波标志信号运行程序状态机，输出检波判决信号。


2.如权利要求1所述的一种收发组件的发射检波方法，其特征在于，所述检波判决包括如下子步骤：
A：在FPGA逻辑控制电路中设立信号传输I/Q的幅度门限值d0，其中Imax和Qmax均由数模转换器的位宽决定；
B：在FPGA逻辑控制电路的程序状态机中设置检波计数器，在上电复位时检波计数器设定一个固定的初值c0；
C：在TR＝1且AM＝1的时间段内，计算信号传输I/Q的幅度值d1，其中
D：判断每一次信号发射时d1与d0...

【专利技术属性】
技术研发人员：谭尊林，曹徵鉴，何恒志，张志军，
申请(专利权)人：成都九洲迪飞科技有限责任公司，
类型：发明
国别省市：四川;51