一种具有相敏检波功能的数字模块制造技术

本实用新型专利技术公开了一种具有相敏检波功能的数字模块，包括DSP处理器、FPGA模块、时钟模块、ADC模块、第一DAC模块、第二DAC模块和第三DAC模块；所述FPGA模块包括四路信号处理单元，第一路包括第一DDS模块、第一移相器、90度移相器A、第一相敏检波器、第二相敏检波器、第一低通滤波器和第二低通滤波器；第二路包括第二DDS模块、第二移相器、90度移相器B、第三相敏检波器、第四相敏检波器、第三低通滤波器和第四低通滤波器；第三路包括第三DDS模块、第一FIR滤波器、第三移相器、第五相敏检波器和第五低通滤波器；第四路包括第四DDS模块、第二FIR滤波器、第四移相器、第六相敏检波器和第六低通滤波器。本实用新型专利技术具有较高的稳定性和频率分辨精度。

【技术实现步骤摘要】
一种具有相敏检波功能的数字模块
本技术涉及电子通信领域，特别是涉及一种具有相敏检波功能的数字模块。
技术介绍
在陀螺仪系统中，常常需要利用数字模块为对给定的调幅信号进行接收、相敏检波与波形输出，但是，在现有的数字模块中，信号的稳定性和频率的分辨精度还有待提高。
技术实现思路
本技术的目的在于克服现有技术的不足，提供一种具有相敏检波功能的数字模块，具有较高的稳定性和频率分辨精度。本技术的目的是通过以下技术方案来实现的：一种具有相敏检波功能的数字模块，包括DSP处理器、FPGA模块、时钟模块、ADC模块、第一DAC模块、第二DAC模块和第三DAC模块；所述ADC模块用于接收外部输入信号PD，并进行模数转换后传输给FPGA模块；所述FPGA模块包括四路信号处理单元，其中：第一路信号处理单元包括第一DDS模块、第一移相器、90度移相器A、第一相敏检波器、第二相敏检波器、第一低通滤波器和第二低通滤波器；所述第一DDS模块信号输入端接收来自时钟模块的信号，同时接收外部的频率控制字C1，第一DDS模块的输出端分别与第一DAC模块和第一移相器连接；所述第一移相器在接收来自第一DDS模块信号的同时，接收外部的相位控制字P1，第一移相器的输出端分别与90度移相器A和第二相敏检波器连接，所述90度移相器A的输出端与第一相敏检波器连接，所述第一相敏检波器和第二相敏检波器的输入端还分别与ADC模块的输出端连接；所述第一相敏检波器的输出端通过第一低通滤波器与第三DAC模块连接；所述第二相敏检波器的输出端通过第二低通滤波器与第三DAC模块连接；第二路信号处理单元包括第二DDS模块、第二移相器、90度移相器B、第三相敏检波器、第四相敏检波器、第三低通滤波器和第四低通滤波器；所述第二DDS模块的输入端接收来自时钟模块的信号，同时接收来自外部的频率控制字C2,第二DDS模块的输出端分别与第一DAC模块和第二移相器连接；所述第一移相器在接收来自第二DDS模块信号的同时，接收外部的相位控制字P2，第二移相器的输出端分别与90度移相器B和第四相敏检波器连接，所述90度移相器B的输出端与第三相敏检波器连接；所述第三相敏检波器和第四相敏检波器的输入端还分别与ADC模块的输出端连接；第三相敏检波器的输出端通过第三低通滤波器与第三DAC模块连接，第四相敏检波器的输出端通过第四低通滤波器与第三DAC模块连接；第三路信号处理单元包括第三DDS模块、第一FIR滤波器、第三移相器、第五相敏检波器和第五低通滤波器；所述第三DDS模块的输入端接收来自时钟模块的信号，同时接收外部的频率控制字C3，所述第三DDS模块的输出端分别与第一FIR滤波器和第二DAC模块连接；所述第一FIR滤波器的输出端与第三移相器连接，所述第三移相器在接收第一FIR滤波器输出信号的同时，接收外部的相位控制字P3，所述第三移相器的输出端与第五相敏检波器连接，所述第五相敏检波器的输入端还通过第一选择开关分别与第一低通滤波器、第二低通滤波器、第三低通滤波器和第四低通滤波器连接，所述第五相敏检波器的输出端通过第五低通滤波器与第三DAC模块连接；第四路信号处理单元包括第四DDS模块、第二FIR滤波器、第四移相器、第六相敏检波器和第六低通滤波器，所述第四DDS模块输入端接收来自时钟模块的信号，同时接收外部的频率控制字C4，所述第四DDS模块的输出端分别与第二FIR滤波器和第二DAC模块连接；所述第二FIR滤波器的输出端与第四移相器连接，所述第四移相器在接收第二FIR滤波器输出信号的同时，接收外部的相位控制字P4，所述第四移相器的输出端与第六相敏检波器连接，所述第六相敏检波器的输入端还通过第二选择开关分别与第一低通滤波器、第二低通滤波器、第三低通滤波器和第四低通滤波器连接，所述第六相敏检波器的输出端通过第六低通滤波器与第三DAC模块连接；所述FPGA模块中，所述第一低通滤波器~第六低通滤波器的输出端还通过并行总线与DSP处理器连接；所述第一DAC模块，将来自第一DDS模块和第二DDS模块的信号进行数模转换后，得到两路载波信号对外输出；所述第二DAC模块，将来自第三DDS模块和第四DDS模块的信号进行数模转换后，得到两路激励信号对外输出；所述第三DAC模块，将来自第一低通滤波器~第六低通滤波器的信号进行模数转换后，得到六路检波调试信号对外输出。优选地，所述时钟模块为10MHZ的OCXO参考时钟；所述第一DAC模块、第二DAC模块和第三DAC模块的输出端均连接有SMA连接器；所述时钟模块的输出端还与DSP处理器连接，用于为DSP处理器提供工作时钟。本技术的有益效果是：本技术能够对外部输入信号进行接收、相敏检波与波形输出，并输出高频载波信号与激励信号，同时，通过接收外部的相位控制字P1~P4，频率控制字C1~C4，能够准确控制FPGA内部各个路信号处理单元的信号频率和相位，使得整个数字模块具有较高的稳定性和频率分辨精度。附图说明图1为本技术的原理框图；图2为基于FPGA模块的功能原理示意图。具体实施方式下面结合附图进一步详细描述本技术的技术方案，但本技术的保护范围不局限于以下所述。如图1~2所示，一种具有相敏检波功能的数字模块，包括DSP处理器、FPGA模块、时钟模块、ADC模块、第一DAC模块、第二DAC模块和第三DAC模块；所述ADC模块用于接收外部输入信号PD，并进行模数转换后传输给FPGA模块；所述FPGA模块包括四路信号处理单元，其中：第一路信号处理单元包括第一DDS模块、第一移相器、90度移相器A、第一相敏检波器、第二相敏检波器、第一低通滤波器和第二低通滤波器；所述第一DDS模块信号输入端接收来自时钟模块的信号，同时接收外部的频率控制字C1，第一DDS模块的输出端分别与第一DAC模块和第一移相器连接；所述第一移相器在接收来自第一DDS模块信号的同时，接收外部的相位控制字P1，第一移相器的输出端分别与90度移相器A和第二相敏检波器连接，所述90度移相器A的输出端与第一相敏检波器连接，所述第一相敏检波器和第二相敏检波器的输入端还分别与ADC模块的输出端连接；所述第一相敏检波器的输出端通过第一低通滤波器与第三DAC模块连接；所述第二相敏检波器的输出端通过第二低通滤波器与第三DAC模块连接；第二路信号处理单元包括第二DDS模块、第二移相器、90度移相器B、第三相敏检波器、第四相敏检波器、第三低通滤波器和第四低通滤波器；所述第二DDS模块的输入端接收来自时钟模块的信号，同时接收来自外部的频率控制字C2,第二DDS模块的输出端分别与第一DAC模块和第二移相器连接；所述第一移相器在接收来自第二DDS模块信号的同时，接收外部的相位控制字P2，第二移相器的输出端分别与90度移相器B和第四相敏检波器连接，所述90度移相器B的输出端与第三相敏检波器连接；所述第三相敏检波器和第四相敏检波器的输入端还分别与ADC模块的本文档来自技高网...

【技术保护点】
1.一种具有相敏检波功能的数字模块，其特征在于：包括DSP处理器、FPGA模块、时钟模块、ADC模块、第一DAC模块、第二DAC模块和第三DAC模块；/n所述ADC模块用于接收外部输入信号PD，并进行模数转换后传输给FPGA模块；/n所述FPGA模块包括四路信号处理单元，其中：/n第一路信号处理单元包括第一DDS模块、第一移相器、90度移相器A、第一相敏检波器、第二相敏检波器、第一低通滤波器和第二低通滤波器；所述第一DDS模块信号输入端接收来自时钟模块的信号，同时接收外部的频率控制字C1，第一DDS模块的输出端分别与第一DAC模块和第一移相器连接；所述第一移相器在接收来自第一DDS模块信号的同时，接收外部的相位控制字P1，第一移相器的输出端分别与90度移相器A和第二相敏检波器连接，所述90度移相器A的输出端与第一相敏检波器连接，所述第一相敏检波器和第二相敏检波器的输入端还分别与ADC模块的输出端连接；所述第一相敏检波器的输出端通过第一低通滤波器与第三DAC模块连接；所述第二相敏检波器的输出端通过第二低通滤波器与第三DAC模块连接；/n第二路信号处理单元包括第二DDS模块、第二移相器、90度移相器B、第三相敏检波器、第四相敏检波器、第三低通滤波器和第四低通滤波器；所述第二DDS模块的输入端接收来自时钟模块的信号，同时接收来自外部的频率控制字C2,第二DDS模块的输出端分别与第一DAC模块和第二移相器连接；所述第一移相器在接收来自第二DDS模块信号的同时，接收外部的相位控制字P2，第二移相器的输出端分别与90度移相器B和第四相敏检波器连接，所述90度移相器B的输出端与第三相敏检波器连接；所述第三相敏检波器和第四相敏检波器的输入端还分别与ADC模块的输出端连接；第三相敏检波器的输出端通过第三低通滤波器与第三DAC模块连接，第四相敏检波器的输出端通过第四低通滤波器与第三DAC模块连接；/n第三路信号处理单元包括第三DDS模块、第一FIR滤波器、第三移相器、第五相敏检波器和第五低通滤波器；所述第三DDS模块的输入端接收来自时钟模块的信号，同时接收外部的频率控制字C3，所述第三DDS模块的输出端分别与第一FIR滤波器和第二DAC模块连接；所述第一FIR滤波器的输出端与第三移相器连接，所述第三移相器在接收第一FIR滤波器输出信号的同时，接收外部的相位控制字P3，所述第三移相器的输出端与第五相敏检波器连接，所述第五相敏检波器的输入端还通过第一选择开关分别与第一低通滤波器、第二低通滤波器、第三低通滤波器和第四低通滤波器连接，所述第五相敏检波器的输出端通过第五低通滤波器与第三DAC模块连接；/n第四路信号处理单元包括第四DDS模块、第二FIR滤波器、第四移相器、第六相敏检波器和第六低通滤波器，所述第四DDS模块输入端接收来自时钟模块的信号，同时接收外部的频率控制字C4，所述第四DDS模块的输出端分别与第二FIR滤波器和第二DAC模块连接；所述第二FIR滤波器的输出端与第四移相器连接，所述第四移相器在接收第二FIR滤波器输出信号的同时，接收外部的相位控制字P4，所述第四移相器的输出端与第六相敏检波器连接，所述第六相敏检波器的输入端还通过第二选择开关分别与第一低通滤波器、第二低通滤波器、第三低通滤波器和第四低通滤波器连接，所述第六相敏检波器的输出端通过第六低通滤波器与第三DAC模块连接；/n所述FPGA模块中，所述第一低通滤波器~第六低通滤波器的输出端还通过并行总线与DSP处理器连接；/n所述第一DAC模块，将来自第一DDS模块和第二DDS模块的信号进行数模转换后，得到两路载波信号对外输出；/n所述第二DAC模块，将来自第三DDS模块和第四DDS模块的信号进行数模转换后，得到两路激励信号对外输出；/n所述第三DAC模块，将来自第一低通滤波器~第六低通滤波器的信号进行模数转换后，得到六路检波调试信号对外输出。/n...

【技术特征摘要】
1.一种具有相敏检波功能的数字模块，其特征在于：包括DSP处理器、FPGA模块、时钟模块、ADC模块、第一DAC模块、第二DAC模块和第三DAC模块；
所述ADC模块用于接收外部输入信号PD，并进行模数转换后传输给FPGA模块；
所述FPGA模块包括四路信号处理单元，其中：
第一路信号处理单元包括第一DDS模块、第一移相器、90度移相器A、第一相敏检波器、第二相敏检波器、第一低通滤波器和第二低通滤波器；所述第一DDS模块信号输入端接收来自时钟模块的信号，同时接收外部的频率控制字C1，第一DDS模块的输出端分别与第一DAC模块和第一移相器连接；所述第一移相器在接收来自第一DDS模块信号的同时，接收外部的相位控制字P1，第一移相器的输出端分别与90度移相器A和第二相敏检波器连接，所述90度移相器A的输出端与第一相敏检波器连接，所述第一相敏检波器和第二相敏检波器的输入端还分别与ADC模块的输出端连接；所述第一相敏检波器的输出端通过第一低通滤波器与第三DAC模块连接；所述第二相敏检波器的输出端通过第二低通滤波器与第三DAC模块连接；
第二路信号处理单元包括第二DDS模块、第二移相器、90度移相器B、第三相敏检波器、第四相敏检波器、第三低通滤波器和第四低通滤波器；所述第二DDS模块的输入端接收来自时钟模块的信号，同时接收来自外部的频率控制字C2,第二DDS模块的输出端分别与第一DAC模块和第二移相器连接；所述第一移相器在接收来自第二DDS模块信号的同时，接收外部的相位控制字P2，第二移相器的输出端分别与90度移相器B和第四相敏检波器连接，所述90度移相器B的输出端与第三相敏检波器连接；所述第三相敏检波器和第四相敏检波器的输入端还分别与ADC模块的输出端连接；第三相敏检波器的输出端通过第三低通滤波器与第三DAC模块连接，第四相敏检波器的输出端通过第四低通滤波器与第三DAC模块连接；
第三路信号处理单元包括第三DDS模块、第一FIR滤波器、第三移相器、第五相敏检波器和第五低通滤波器；所述第三DDS模块的输入端接收来自时钟模块的信号，同时接收外部的频率控制字C3，所述第三DDS模块的输出端分别与第一FIR滤波器和第二DAC模块连接；...

【专利技术属性】
技术研发人员：王澎，徐克兴，张志军，
申请(专利权)人：成都九洲迪飞科技有限责任公司，
类型：新型
国别省市：四川;51