用于具有更高阵列效率的2堆叠3D相变存储器的新型分布式阵列和CMOS架构制造技术

一种三维存储架构，其包括存储单元的底部单元阵列、存储单元的顶部单元阵列、耦合到底部单元阵列的多条底部单元位线、耦合到顶部单元阵列的多条顶部单元位线、以及耦合到这两个阵列的多条字线。提供位线解码器和字线解码器以选择性地激活位线和字线。将存储单元的阵列分别布置在偏移的子部分中。将位线和字线分别布置在偏移的部分中。将位线解码器布置在偏移的位线解码器子部分中。将字线解码器也布置在偏移的字线解码器子部分中。

【技术实现步骤摘要】
【国外来华专利技术】用于具有更高阵列效率的2堆叠3D相变存储器的新型分布式阵列和CMOS架构
概括地说，本公开内容涉及三维电子存储器，具体地说，本公开内容涉及增加三维相变(3DPCM)存储器中的存储单元的密度。
技术介绍
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。因此，平面存储单元的存储密度接近上限。仍然需要能够解决平面存储单元中的密度限制的三维(3D)存储架构。
技术实现思路
本文公开的三维存储器和方法解决了本领域现有技术的问题，并提供了更多的益处。根据一个方面，公开并示出了一种用于3DPCM存储器的分布式阵列和CMOS(互补金属氧化物半导体)架构。将每个存储块的字线(WL)和位线(BL)解码器划分为几个部分，并以分布式模式进行排列。在字线和位线的中间，连接WL和BL解码器区域的中间。TCBL(顶部单元位线)块偏移了半个块，以在BCBL(底部单元位线)块之间建立与CMOSTCBL解码的连接。对BCBL、TCBL块和BCWL(底部单元字线)块进行偏移以使面积使用最大化。结果，与现有技术水平的系统相比，大大提高了阵列效率。在另一个方面，在第一底部单元阵列子部分和第二底部单元阵列子部分中布置存储单元的底部单元阵列。第一底部单元阵列子部分和第二底部单元阵列子部分是偏移的。底部单元位线耦合到存储单元的底部单元阵列。底部单元位线包括第一部分的底部单元位线和第二部分的底部单元位线。具有第一组底部单元位线解码器的第一底部单元位线解码器子部分耦合到第一部分的底部单元位线并且可操作以选择性地激活第一部分的底部单元位线。具有第二组底部单元位线解码器的第二底部单元位线解码器子部分耦合到第二部分的底部单元位线并且可操作以选择性地激活第二部分的底部单元位线。存储单元的顶部单元阵列在深度方向上，布置在存储单元的底部单元阵列的上方。存储单元的顶部单元阵列布置在第一顶部单元阵列子部分和第二顶部单元阵列子部分中，其中第一顶部单元阵列子部分和第二顶部单元阵列子部分是偏移的。顶部单元位线耦合到存储单元的顶部单元阵列。顶部单元位线包括第一部分的顶部单元位线和第二部分的顶部单元位线。具有第一组顶部单元位线解码器的第一顶部单元位线解码器子部分耦合到第一部分的顶部单元位线并且可操作以选择性地激活第一部分的顶部单元位线。具有第二组顶部单元位线解码器的第二顶部单元位线解码器子部分耦合到第二部分的顶部单元位线并且可操作以选择性地激活第二部分的顶部单元位线。字线耦合到存储单元的底部单元阵列并且耦合到存储单元的顶部单元阵列。所述字线包括至少两个偏移的字线部分。多个字线解码器子部分包括耦合到第一部分的字线并且可操作以选择性地激活第一部分的字线的至少一组字线解码器。至少一组字线解码器耦合到第二部分的字线并且可操作以选择性地激活第二部分的字线。在另一个方面，公开了一种用于形成3DPCM存储器的CMOS和阵列架构的方法。该方法包括：将WL解码器区域分成在X方向上偏移的两个部分。将位线解码器分成在Y方向上偏移的两个部分。底部单元位线触点位于底部单元块的中间。字线触点位于字线和字线解码器的中间。顶部单元位线触点位于两个相邻的底部单元块之间。在另一个方面，一种形成三维存储器的方法包括：提供存储单元的底部单元阵列、存储单元的顶部单元阵列、耦合到存储单元的底部单元阵列的底部单元位线、耦合到存储单元的顶部单元阵列的顶部单元位线、耦合到存储单元的顶部单元阵列并耦合到存储单元的底部单元阵列的字线、耦合到底部单元位线并且可操作以选择性地激活底部单元位线的底部单元位线解码器、耦合到顶部单元位线并且可操作以选择性地激活顶部单元位线的顶部单元位线解码器、以及耦合到字线并且可操作以选择性地激活字线的字线解码器。将存储单元的底部单元阵列形成为彼此偏移的第一底部单元阵列子部分和第二底部单元阵列子部分，并将存储单元的顶部单元阵列形成为彼此偏移的第一顶部单元阵列子部分和第二顶部单元阵列子部分。在彼此偏移的多个字线部分中形成所述字线。在彼此偏移的字线解码器子部分中形成所述字线解码器。在彼此偏移的底部单元位线解码器子部分中形成所述底部单元位线解码器。此外，在彼此偏移的底部单元位线解码器子部分中形成所述底部单元位线解码器。附图说明当参考示例性实施例和附图的以下描述进行考虑时，将进一步理解本公开内容的前述方面、特征和优点，其中，相同的附图标记表示相同的元件。在描述附图中图示的本公开内容的示例性实施例时，为了清楚说明起见，使用了特定的术语。但是，本公开内容的各方面并不旨在限于所使用的特定术语。图1是三维相变存储器的一部分的等距视图。图2是现有的三维相变存储器的一部分的平面图。图3A和图3B是现有的三维相变存储器的一部分的平面图。图4A和图4B是现有的三维相变存储器的一部分的平面图。图5A和图5B是根据一个实施例的三维相变存储器的一部分的平面图。图6是根据图5A和图5B的实施例的三维相变存储器的各部分的平面图。图7A是根据图5A和图5B的实施例的三维相变存储器的各部分的平面图。图7B和图7C是图7A的三维相变存储器的各部分的横截面视图。图8是根据另一个实施例的三维相变存储器的一部分的平面图。图9A-C是根据另一个实施例的三维相变存储器的各部分的平面图。具体实施方式本技术应用于三维存储器领域。在图1中示出了三维(3D)存储器的一般示例。具体而言，图1是三维相变存储器的一部分的等距视图。该存储器包括第一层存储单元5和第二层存储单元10。在第一层存储单元5和第二层存储单元10之间，是沿水平(X)方向延伸的多个字线15。在深度(Z)方向上，在第一层存储单元5的上方是沿垂直(Y)方向延伸的多个第一位线20，在第二层存储单元10的下方是沿Y方向延伸的多个第二位线25。进一步如图1中所示，可以沿着Z方向重复位线、存储单元、字线、存储单元的顺序结构以形成堆叠构造。在图1的例子中，堆叠的第一层可以包括第一层存储单元5、位线20和字线15，而堆叠的第二层可以包括第二层存储单元10、位线25和字线15。因此，虽然第一层存储单元5和第二层存储单元10均具有其各自的位线组20和25，但是第一层存储单元5和第二层存储单元10可以共享同一组字线15。虽然图1的例子示出了2层堆叠构造，在其它例子中，堆叠的构造可以包括任意数量的存储单元层和其它元件。无论如何，可以通过选择性地激活对应于该结构中的各存储单元的字线和位线，来访问该单元。为了选择性地激活字线和位线，存储器包括字线解码器和位线解码器(没有示出)。字线解码器通过字线触点(没有示出)耦合到字线，并且用于对字线地址进行解码，使得特定的字线在被寻址时被激活。类似地，位线解码器通过位线触点(没有示出)耦合到位线，并且用于对位线地址进行解码，使得特定的位线在被寻址时被激活。因此，存储器的堆叠构造还可以包括位线触点和解码器，以及用于选择性地激活堆叠中的位本文档来自技高网...

【技术保护点】
1.一种三维存储器，包括：/n存储单元的布置成第一底部单元阵列子部分和第二底部单元阵列子部分的底部单元阵列，其中，所述第一底部单元阵列子部分和所述第二底部单元阵列子部分是偏移的；/n耦合到存储单元的所述底部单元阵列的底部单元位线，所述底部单元位线包括第一部分的底部单元位线和第二部分的底部单元位线；/n具有第一组底部单元位线解码器的第一底部单元位线解码器子部分和具有第二组底部单元位线解码器的第二底部单元位线解码器子部分，所述第一组底部单元位线解码器耦合到所述第一部分的底部单元位线并且可操作以选择性地激活所述第一部分的底部单元位线，所述第二组底部单元位线解码器耦合到所述第二部分的底部单元位线并且可操作以选择性地激活所述第二部分的底部单元位线；/n在深度方向上在存储单元的所述底部单元阵列上方的存储单元的顶部单元阵列，存储单元的所述顶部单元阵列布置成第一顶部单元阵列子部分和第二顶部单元阵列子部分，其中，所述第一顶部单元阵列子部分和所述第二顶部单元阵列子部分是偏移的；/n耦合到存储单元的所述顶部单元阵列的顶部单元位线，所述顶部单元位线包括第一部分的顶部单元位线和第二部分的顶部单元位线；/n具有第一组顶部单元位线解码器的第一顶部单元位线解码器子部分和具有第二组顶部单元位线解码器的第二顶部单元位线解码器子部分，所述第一组顶部单元位线解码器耦合到所述第一部分的顶部单元位线并且可操作以选择性地激活所述第一部分的顶部单元位线，所述第二组顶部单元位线解码器耦合到所述第二部分的顶部单元位线并且可操作以选择性地激活所述第二部分的顶部单元位线；/n字线，其耦合到存储单元的所述底部单元阵列并且耦合到存储单元的所述顶部单元阵列，所述字线包括至少两个偏移的字线部分；/n多个字线解码器子部分，其包括耦合到第一部分的字线并且可操作以选择性地激活所述第一部分的字线的至少一组字线解码器、以及耦合到第二部分的字线并且可操作以选择性地激活所述第二部分的字线的至少一组字线解码器。/n...

【技术特征摘要】
【国外来华专利技术】1.一种三维存储器，包括：
存储单元的布置成第一底部单元阵列子部分和第二底部单元阵列子部分的底部单元阵列，其中，所述第一底部单元阵列子部分和所述第二底部单元阵列子部分是偏移的；
耦合到存储单元的所述底部单元阵列的底部单元位线，所述底部单元位线包括第一部分的底部单元位线和第二部分的底部单元位线；
具有第一组底部单元位线解码器的第一底部单元位线解码器子部分和具有第二组底部单元位线解码器的第二底部单元位线解码器子部分，所述第一组底部单元位线解码器耦合到所述第一部分的底部单元位线并且可操作以选择性地激活所述第一部分的底部单元位线，所述第二组底部单元位线解码器耦合到所述第二部分的底部单元位线并且可操作以选择性地激活所述第二部分的底部单元位线；
在深度方向上在存储单元的所述底部单元阵列上方的存储单元的顶部单元阵列，存储单元的所述顶部单元阵列布置成第一顶部单元阵列子部分和第二顶部单元阵列子部分，其中，所述第一顶部单元阵列子部分和所述第二顶部单元阵列子部分是偏移的；
耦合到存储单元的所述顶部单元阵列的顶部单元位线，所述顶部单元位线包括第一部分的顶部单元位线和第二部分的顶部单元位线；
具有第一组顶部单元位线解码器的第一顶部单元位线解码器子部分和具有第二组顶部单元位线解码器的第二顶部单元位线解码器子部分，所述第一组顶部单元位线解码器耦合到所述第一部分的顶部单元位线并且可操作以选择性地激活所述第一部分的顶部单元位线，所述第二组顶部单元位线解码器耦合到所述第二部分的顶部单元位线并且可操作以选择性地激活所述第二部分的顶部单元位线；
字线，其耦合到存储单元的所述底部单元阵列并且耦合到存储单元的所述顶部单元阵列，所述字线包括至少两个偏移的字线部分；
多个字线解码器子部分，其包括耦合到第一部分的字线并且可操作以选择性地激活所述第一部分的字线的至少一组字线解码器、以及耦合到第二部分的字线并且可操作以选择性地激活所述第二部分的字线的至少一组字线解码器。


2.根据权利要求1所述的三维存储器，其中，所述第一底部单元子部分和所述第二底部单元子部分在垂直方向上偏移，所述至少两个字线部分在水平方向上偏移，并且所述多个字线解码器子部分中的至少两个字线解码器子部分在水平方向上偏移。


3.根据权利要求2所述的三维存储器，其中，所述第一部分的底部单元位线和所述第二部分的底部单元位线在所述垂直方向上偏移，并且所述第一底部单元位线解码器子部分和所述第二底部单元位线解码器子部分在所述垂直方向上偏移；并且其中，所述第一部分的顶部单元位线和所述第二部分的顶部单元位线在所述垂直方向上偏移，并且所述第一顶部单元位线解码器子部分和所述第二顶部单元位线解码器子部分在所述垂直方向上偏移。


4.根据权利要求2所述的三维存储器，其中，所述字线延伸穿过相邻单元阵列的一部分宽度，横跨所述两个底部单元阵列子部分中的一个底部单元阵列子部分的宽度，并且延伸穿过所述两个底部单元阵列子部分中的另一个底部单元阵列子部分的一部分宽度。


5.根据权利要求2所述的三维存储器，其中，存储单元的所述底部单元阵列和存储单元的所述顶部单元阵列在所述垂直方向上偏移存储单元的所述底部单元阵列的长度的一半，使得至少两个字线部分和至少两个字线解码器子部分位于存储单元的所述底部单元阵列和存储单元的所述顶部单元阵列的重叠区域中。


6.根据权利要求2所述的三维存储器，其中，所述多个字线解码器子部分中的每一个字线解码器子部分位于所述第一底部单元阵列子部分、所述第二底部单元阵列子部分、所述第一顶部单元阵列子部分或所述第二顶部单元阵列子部分中的一者的水平中部。


7.根据权利要求2所述的三维存储器，其中，所述多个字线解码器子部分中的每一个字线解码器子部分位于从所述第一底部单元阵列子部分、所述第二底部单元阵列子部分、所述第一顶部单元阵列子部分或所述第二顶部单元阵列子部分中的一者的水平中部的偏移处。


8.根据权利要求2...

【专利技术属性】
技术研发人员：刘峻，
申请(专利权)人：长江先进存储产业创新中心有限责任公司，
类型：发明
国别省市：湖北;42