碳化硅半导体装置、电力变换装置和碳化硅半导体装置的制造方法制造方法及图纸

在SiC‑MOSFET中难以在减小沟道电阻的状态下提高阈值电压，如果降低沟道电阻，作为常关型的器件使用的情况下在关时电流也流动而误动作等，有时可靠性降低。根据本发明专利技术，通过在SiCMOSFET的沟道区域中添加硫、硒、碲中的至少任一者，从而在减小沟道电阻的状态下提高阈值电压，能够提高作为常关型的器件使用时的可靠性。

【技术实现步骤摘要】
【国外来华专利技术】碳化硅半导体装置、电力变换装置和碳化硅半导体装置的制造方法
本专利技术涉及由碳化硅构成的碳化硅半导体装置及其制造方法、电力变换装置。
技术介绍
对于使用了碳化硅的绝缘栅型场效应晶体管(MOSFET：Metal-Oxide-SemiconductorField-Effect-Transistor)而言，课题在于：由于在栅绝缘膜与半导体层的界面大量存在电缺陷，因此沟道电阻升高。因此，例如，考虑了通过将氮引入栅绝缘膜与半导体层的界面附近从而减小沟道电阻的方法等对策(例如专利文献1)。已知：如果这样提高栅绝缘膜与半导体层的界面的氮浓度，一般MOSFET的阈值电压会降低。如果MOSFET的阈值电压降低，在作为常关型的器件使用的情况下在关时电流也流动而误动作等，有时可靠性降低。另外，在栅绝缘膜形成时为了防止碳化硅半导体层氧化，已知在栅绝缘膜的碳化硅半导体层侧形成包含氮、氟、硫和硒等杂质的抗氧化层(例如专利文献2)。现有技术文献专利文献专利文献1：国际公开序号WO2011/089687专利文献2：日本特开2004-363398
技术实现思路
专利技术要解决的课题但是，对于专利文献1、2的方法而言，即使能够减少栅绝缘膜与半导体层的界面的缺陷，但MOSFET的阈值电压减小，如果将MOSFET的阈值电压设定得高，则沟道电阻增加，因而不能同时满足沟道电阻的减小和MOSFET的阈值的升高。用于解决课题的手段本专利技术的碳化硅半导体装置包括：由碳化硅构成的半导体基板、在半导体基板上形成的由n型的碳化硅半导体构成的漂移层、在漂移层表层形成的p型的阱区域、在阱区域内的表面与漂移层分离地形成的n型的源区域、与源区域、阱区域和漂移层相接地形成的栅绝缘膜、与栅绝缘膜相接且与阱区域相对地形成的栅电极、与源区域连接的源电极、和与半导体基板连接的漏电极，在从阱区域的与栅绝缘膜的界面至规定的厚度的阱区域内含有硫、硒、碲中的至少任一个。专利技术的效果根据本专利技术涉及的碳化硅半导体装置，能够在抑制导通电阻的增大的同时提高阈值电压，因此能够提供低电阻、低损耗的高可靠性半导体装置。附图说明图1为本专利技术的实施方式1涉及的碳化硅半导体装置的截面示意图。图2为本专利技术的实施方式1涉及的碳化硅半导体装置的沟道区域的深度方向的硫和p型杂质的浓度分布示意图。图3为本专利技术的实施方式1涉及的碳化硅半导体装置的沟道区域的深度方向的硫的浓度分布图。图4为本专利技术的实施方式1涉及的碳化硅半导体装置的沟道区域的深度方向的硫和p型杂质的浓度分布图。图5为本专利技术的实施方式1涉及的碳化硅半导体装置的Id-Vg特性图。图6为表示本专利技术的实施方式1涉及的碳化硅半导体装置的阈值电压与沟道电阻值的关系的图。图7为表示相对于本专利技术的实施方式1的碳化硅半导体装置的比较例的碳化硅半导体装置的阈值电压与沟道电阻值的关系的图。图8为本专利技术的实施方式1涉及的碳化硅半导体装置的Id-Vg特性计算图。图9为本专利技术的实施方式1涉及的碳化硅半导体装置的沟道区域的深度方向的硫、硒或碲与p型杂质的浓度分布图。图10为本专利技术的实施方式2涉及的碳化硅半导体装置的截面示意图。图11为本专利技术的实施方式2涉及的碳化硅半导体装置的截面示意图。图12为本专利技术的实施方式2涉及的碳化硅半导体装置的截面示意图。图13为本专利技术的实施方式3涉及的碳化硅半导体装置的截面示意图。图14为说明本专利技术的实施方式3涉及的碳化硅半导体装置的制造方法的截面示意图。图15为说明本专利技术的实施方式3涉及的碳化硅半导体装置的制造方法的截面示意图。图16为说明本专利技术的实施方式3涉及的碳化硅半导体装置的制造方法的截面示意图。图17为表示本专利技术的实施方式4涉及的电力变换装置的构成的示意图。具体实施方式以下参照附图对实施方式进行说明。应予说明，附图为示意地表示，在不同的附图中分别表示的图像的尺寸和位置的相互关系未必精确地被记载，可适当地改变。另外，在以下的说明中，对同样的构成要素标注相同的附图标记来图示，认为它们的名称和功能也相同。因此，有时省略对它们的详细的说明。实施方式1.首先，对本专利技术的实施方式1涉及的碳化硅半导体装置的构成进行说明。图1为实施方式1涉及的碳化硅半导体装置即碳化硅MOSFET(SiC-MOSFET)的截面示意图。图1中，在由n型且低电阻的碳化硅构成的半导体基板10的表面上形成了由n型的碳化硅构成的漂移层20。在漂移层20的表层部设置了多个由p型的碳化硅构成的阱区域30。在阱区域30的各自的表层部，在从阱区域30的外周只以规定的间隔进入内部的表面侧的位置，形成了由n型的碳化硅构成的源区域40。在各阱区域30的表层部的源区域40的更内侧、即、与漂移层20的边界的相反侧的阱区域30的表层部，形成由低电阻p型的碳化硅构成的接触区域32，在源区域40和接触区域32的表面上形成了源电极70。在阱区域30内的源区域40的表面上形成了栅绝缘膜50，在该栅绝缘膜50上的至少阱区域30的上部形成了栅电极60。在形成了栅电极60的部位的下部，经由栅绝缘膜50相对的阱区域30的表层部成为沟道区域。另外，在栅电极60与源电极70之间形成了层间绝缘膜55。在半导体基板10的与漂移层20相反侧的面的背面形成了漏电极80。进而，在成为沟道区域的阱区域30的表层部与栅绝缘膜50的界面以高浓添加氮，该界面处的氮浓度为1×1020cm-3以上。其中，在本专利技术的实施方式1涉及的碳化硅MOSFET中，在漂移层20、阱区域30、源区域40、接触区域32的各自的栅绝缘膜50侧形成了添加有硫的含硫区域90。图2为本专利技术的实施方式1涉及的碳化硅MOSFET的沟道区域的深度方向的硫和p型杂质的浓度的分布示意图。实线为硫的浓度分布，虚线为铝(Al)等p型杂质的浓度分布。如图2中所示那样，硫在阱区域30的表面侧以高浓度分布，在表面附近，硫的浓度比p型杂质的浓度高。硫分布于从栅绝缘膜50与阱区域30的界面至少10nm以内的阱区域30内。硫具有例如图3中所示的杂质分布。图3为沟道区域的深度方向的硫的浓度分布例。这种情况下，硫的峰值浓度为1.1×1018cm-3，从栅绝缘膜50与阱区域30的界面到大约200nm，存在1×1016cm-3以上的浓度的硫。该硫浓度例如在栅绝缘膜50与阱区域30相接的界面处，为约1×1018cm-3，变得比漂移层20的n型杂质浓度要高。另外，在图4中示出硫和p型杂质的深度方向的浓度分布例。其中，例如p型杂质的峰值浓度为4×1018cm-3，从栅绝缘膜50与阱区域30的界面到大约850nm的深度的位置，存在1×1016cm-3以上的浓度的p型杂质。因而，在栅绝缘膜50与阱区域30相接的界面处，硫浓度为约1×1018cm-3，变得比p型杂质浓度要高。其次，对本实本文档来自技高网...

【技术保护点】
1.碳化硅半导体装置，其特征在于，包括：/n由碳化硅构成的半导体基板、/n在所述半导体基板上形成的由n型的碳化硅半导体构成的漂移层、/n在所述漂移层表层形成的p型的阱区域、/n在所述阱区域内的表面侧与所述漂移层分离地形成的n型的源区域、/n与所述源区域、所述阱区域和所述漂移层相接地形成的栅绝缘膜、/n与所述栅绝缘膜相接且与所述阱区域相对地形成的栅电极、/n与所述源区域连接的源电极、和/n与所述半导体基板连接的漏电极，/n在从所述阱区域的与所述栅绝缘膜的界面至规定的厚度的所述阱区域内含有硫、硒、碲中的至少任一者。/n

【技术特征摘要】
【国外来华专利技术】20180307 JP 2018-0405451.碳化硅半导体装置，其特征在于，包括：
由碳化硅构成的半导体基板、
在所述半导体基板上形成的由n型的碳化硅半导体构成的漂移层、
在所述漂移层表层形成的p型的阱区域、
在所述阱区域内的表面侧与所述漂移层分离地形成的n型的源区域、
与所述源区域、所述阱区域和所述漂移层相接地形成的栅绝缘膜、
与所述栅绝缘膜相接且与所述阱区域相对地形成的栅电极、
与所述源区域连接的源电极、和
与所述半导体基板连接的漏电极，
在从所述阱区域的与所述栅绝缘膜的界面至规定的厚度的所述阱区域内含有硫、硒、碲中的至少任一者。


2.根据权利要求1所述的碳化硅半导体装置，其特征在于，所述规定的厚度为10nm。


3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，在与所述栅绝缘膜相接的部位的所述阱区域中，硫、硒、碲中的至少任一者的浓度比所述阱区域的p型杂质浓度多。


4.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，与所述栅绝缘膜相接的部位的所述阱区域的硫、硒、碲中的至少任一者的浓度比所述漂移层的n型杂质浓度多。


5.根据权利要求1至权利要求4中任一项所述的碳化硅半导体装置，其中，从与所述栅绝缘膜的界面至规定的厚度的所述阱区域内的硫、硒、碲中的至少任一者的浓度的最大值为1×1017cm-3以上至2×1021cm-3以上。


6.碳化硅半导体装置，其特征在于，包括：
由碳化硅构成的半导体基板、
在所述半导体基板上形成的由n型的碳化硅半导体构成的漂移层、
在所述漂移层表层形成的p型的阱区域、
在所述阱区域的表面上形成的沟道外延层、
在所述阱区域内的表面侧与所述漂移层分离地形成的n型的源区域、
与所述沟道外延层相接地形成的栅绝缘膜、
与所述栅绝缘膜相接且与所述沟道外延层相对地形成的栅电极、
与所述源区域连接的源电极、和
与所述半导体基板连接的漏电极，
在从所述沟道外延层的与所述栅绝缘膜的界面至规定的厚度...

【专利技术属性】
技术研发人员：野口宗隆，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP