用于具有缩小像素大小的微显示器的3D像素电路及其形成方法技术

本发明专利技术提供一种垂直堆叠像素电路，其包含上硅层上用于驱动像素的高电压装置及下硅层上的低电压电路系统(例如矩阵寻址电路系统、数据存储电路系统及均匀性补偿电路系统)。所述上硅层及所述下硅层上的所述电路系统经由穿硅通孔而电连接。此独特布置允许用于驱动像素的所述高电压装置物理定位于所述下硅层中的较多数目个低电压装置的顶部上以实现总像素发射面积的大幅度缩小。所述垂直堆叠像素电路尤其适合于有机发光二极管微显示器。

【技术实现步骤摘要】
【国外来华专利技术】用于具有缩小像素大小的微显示器的3D像素电路及其形成方法相关案件的声明本申请案主张2018年2月20日申请的第62/632,920号美国临时申请案的优先权，所述申请案的全部揭示内容以引用的方式并入本文中。
本专利技术大体上涉及显示器，且更特定来说，本专利技术涉及具有超小像素大小的有机发光二极管(OLED)微显示器。
技术介绍
建构用于例如虚拟现实(VR)的应用以增强用户体验的具有超小像素大小的显示器受到越来越多关注。现存头戴式显示器(HMD)系统的常见问题是用户在长时间使用之后感到不适(归因于视觉辐辏调节冲突(VAC))。在克服VAC的各种提出解决方案中，最全面的预期为光场显示器。在光场方法中，每一像素包括多个子像素，其中每一者发射定向光。在任何特定视角处，仅一个(或极少数)子像素促成从所述方向所看的图像的感知分辨率。因此，光场显示器的所需分辨率随真实深度感知所需的方向数目而增加。为实现适合于特定像素分辨率的定向发射，足够多的子像素必须纳入像素面积，从而导致需要非常小子像素面积。在一些应用中，需要小至2μm×2μm的子像素面积。使用常规硅背板技术，最小子像素面积限于为约4μm×4μm(16μm2的面积)。此主要归因于在像素电路中使用操作OLED所需的>5V晶体管。另外，在像素单元中用于存储帧周期的持续时间内的驱动电平的电容器可占据高达50％的单元面积。像素晶体管及存储电容器两者无法通过缩放来缩小，因为其需要的最小尺寸由支持>5V操作所需的崩溃电场确定。>如上文所论述，缩小OLED像素电路的限制因素是建构于常规平面硅芯片上的组件所需的面积。因此，无法使用现存平面硅芯片制造技术来实现在一侧上具有仅数微米的像素的基于OLED的微显示器。
技术实现思路
本专利技术的目的是至少解决上述问题及/或缺点且至少提供下文将描述的优点。限制微显示器的像素大小缩小的因素是使用常规平面硅芯片技术来制造其组件的事实。本专利技术通过使用三维(3D)组装工艺而非用于标准硅晶片制造中的平面处理中所使用的两个维度建构像素电路来提供绕过此限制的方式。本专利技术的三维(3D)像素电路需要比常规像素电路小的物理空间。因此，本专利技术能够制造具有比先前微显示器高的像素密度的基于OLED的微显示器。本专利技术的实施例是一种垂直堆叠电路，其包括：下部分，其包括至少一个低电压晶体管；及上部分，其安置于所述下部分上方，包括至少一个高电压晶体管；其中所述上部分及所述下部分经由单个电连接件而电连接。本专利技术的另一实施例是一种垂直堆叠像素电路，其包括：下部分，其包括至少一个低电压晶体管；及上部分，其安置于所述下部分上方，包括至少一个有机发光二极管(OLED)及经配置以驱动所述至少一个OLED的像素驱动电路系统；其中所述上部分及所述下部分经由单个电连接件而电连接。本专利技术的另一实施例是一种形成垂直堆叠像素电路的方法，其包括：提供第一硅衬底；使至少低电压电路系统及至少一个通孔形成于所述第一硅衬底上；提供第二硅衬底；使高电压电路系统及至少一个通孔形成于所述第二硅衬底上；将所述第二硅衬底附接于所述第一硅衬底的顶部上，其中所述第二硅衬底上的所述至少一个通孔与所述第一硅衬底上的所述至少一个通孔对准以形成穿硅通孔，且其中所述低电压电路系统及所述高电压电路系统经由所述穿硅通孔而电连接；及在所述第二硅衬底上制造至少一个有机发光二极管。附图说明将参考以下图式来详细描述本专利技术，在图式中，相同元件符号指代相同元件，其中：图1是使用常规硅制造工艺形成的不同大小的像素电路的示意图；图2是根据本专利技术的说明性实施例的垂直堆叠像素电路的示意图；图3是根据本专利技术的说明性实施例的图2的垂直堆叠像素电路的电路图；图4是展示根据本专利技术的说明性实施例的图2及3的像素电路的操作信号值的曲线图；及图5是根据本专利技术的说明性实施例的利用图2及3的像素电路的OLED微显示器的制造方法的流程图。具体实施方式在本专利技术的系统及方法的各种实施例的以下详细描述中，陈述众多特定细节以提供对一或多个实施例的各种方面的透彻理解。然而，可在无这些特定细节的部分或全部的情况下实践一或多个实施例。在其它例子中，未详细描述众所周知的方法、程序及/或组件以免不必要地使实施例的方面不清楚。尽管已揭示优选实施例，但所属领域的技术人员将从展示及描述说明性实施例的以下详细描述明白本专利技术的系统及方法的另外其它实施例。应意识到，在完全不背离本专利技术的精神及范围的情况下，以下揭示内容能够在各种明显方面中修改。此外，参考或未参考本专利技术的特定实施例不应被解释为限制本专利技术的范围。图1是使用常规硅制造工艺形成的不同大小的像素电路100、102及104的示意图。每一像素电路包含5个晶体管及1个电容器106。像素电路100、102及104的物理尺寸分别为15μm×5μm、9.6μm×3.2μm及8.1μm×2.7μm。主要通过缩小存储电容器106的面积来实现像素电路100、102及104的像素面积的渐进缩小。在8.1μm×2.7μm像素电路104中，存储电容器106的大小是用于所述大小像素的最小可接受值。使用常规制造技术难以(如果不是可能)进一步缩小像素大小。本专利技术实现具有包含小到2μm×2μm(4μm2的面积)或更小的小子像素面积的像素的OLED微显示器。阵列中的每一像素包含像素电路系统及OLED材料的区域，其中像素电路系统及OLED材料经由3D硅组装工艺来集成于衬底上。3D像素经制造以分割于在上硅层上用于驱动OLED的单个高电压装置与位于下硅层上的低电压装置群组及沟槽电容器之间。此独特布置允许大高电压装置物理定位于下硅层中的较多数目个低电压装置的顶部上以实现总像素发射面积的大幅度缩小。就此电路配置而言，可使用例如DRAM制造工艺的高级硅技术来实施下硅层功能，其还具有允许垂直沟槽电容器用于数据存储以借此进一步缩小像素面积尺寸的益处。如本文中所使用，术语“高电压装置”或“高电压晶体管”是指经设计成以大于约3伏特的电压操作的装置或晶体管，且术语“低电压装置”或“高电压晶体管”是指经设计成以约3伏特或更低的电压操作的装置或晶体管。图2是根据本专利技术的说明性实施例的垂直堆叠像素电路200的示意图且图3是垂直堆叠像素电路200的电路图。像素电路200包含制造于上硅层203上的上部分202及制造于下硅层205上的下部分204。上部分202包含高电压驱动晶体管206(适宜为5伏特驱动晶体管)及OLED208。组成部分202的装置优选制造于薄化硅晶片上，所述薄化硅晶片包含在每一像素处用于实现到下部分204的电路的电连接的穿硅通孔(TSV)214。下部分204是制造于下硅层205上且包含矩阵寻址电路系统、数据存储电路系统及均匀性补偿电路系统的低电压像素选择子电路。数据存储电路系统优选地包含适宜为沟槽电容器的存储电容器210。矩阵寻址电路系统优选地包含适宜为切换晶体管的选择开关212。均本文档来自技高网...

【技术保护点】
1.一种垂直堆叠电路，其包括：/n下部分，其包括至少一个低电压晶体管；及/n上部分，其安置于所述下部分上方，包括至少一个高电压晶体管；/n其中所述上及下部分经由电连接件而电连接。/n

【技术特征摘要】
【国外来华专利技术】20180220 US 62/632,920;20190219 US 16/279,8091.一种垂直堆叠电路，其包括：
下部分，其包括至少一个低电压晶体管；及
上部分，其安置于所述下部分上方，包括至少一个高电压晶体管；
其中所述上及下部分经由电连接件而电连接。


2.根据权利要求1所述的电路，其中所述高电压晶体管包括经设计成以大于3伏特的电压操作的晶体管。


3.根据权利要求1所述的电路，其中所述下部分及所述上部分形成于相应硅层上。


4.根据权利要求3所述的电路，其中所述电连接件包括穿硅通孔。


5.根据权利要求1所述的电路，其中所述上部分进一步包括至少一个有机发光二极管OLED。


6.根据权利要求1所述的电路，其中所述电路的长度及宽度小于4μm×4μm。


7.一种垂直堆叠像素电路，其包括：
下部分，其包括至少一个低电压晶体管；及
上部分，其安置于所述下部分上方，包括至少一个有机发光二极管OLED及经配置以驱动所述至少一个OLED的像素驱动电路系统；
其中所述上及下部分经由电连接件而电连接。


8.根据权利要求7所述的像素电路，其中所述下部分包括矩阵寻址电路系统、数据存储电路系统及均匀性补偿电路系统。


9.根据权利要求7所述的像素电路，其中所述像素驱动电路系统包括至少一个高电压晶体管。


10.根据权利要求8所述的像素电路，其中所述矩阵寻址电路系统包括选择开关且所述数据存储电路系统包括存储电容器。


11.根据权利要求10所述的像素电路，其中所述存储电容器包括沟槽电容器。


12.根据权利要求7所述的像素电路，其中所述下部分及所述上部分形成于相应硅层上。


13.根据权利要求7所述的像素电路，其中所述电连接件包括穿硅通孔。


14.一种包括多个子...

【专利技术属性】
技术研发人员：I·瓦采克，
申请(专利权)人：埃马金公司，
类型：发明
国别省市：美国;US