用于缓冲感光信号的缓冲电路及其图像感测器制造技术

一种用于缓冲感光信号的缓冲电路及其图像感测器，该缓冲电路包含：一放大电路、一第一开关元件以及一电阻性元件。该放大电路的控制端耦接于像素电路的输出端，该放大电路的第一端用以输出缓冲后感光信号，以及该放大电路的第二端耦接于一参考电压。该第一开关元件具有第一端耦接于该放大电路的控制端，以及其第二端耦接于该放大电路的第一端。该电阻性元件具有第一端耦接于该放大电路的控制端，以及其第二端耦接于该放大电路的第一端。其中，该第一开关元件在第一阶段中导通以及在第二阶段不导通；该放大电路在该第二阶段中产生该缓冲后感光信号。

【技术实现步骤摘要】
用于缓冲感光信号的缓冲电路及其图像感测器
本专利技术涉及图像感测，特别涉及一种用于缓冲像素电路的感光信号的缓冲电路以及相关的图像感测器。
技术介绍
一般来说，像素电路产生的感光信号会通过读取电路所读出。而在读取电路将感光信号读出之前，会利用缓冲电路对感光信号进行信号缓冲。请参考图1，该图示出现有的缓冲电路的架构与应用示意图。在图1之中，像素电路10的端点VX上的感光信号V_sensed通过缓冲电路20被缓冲，并在端点VXS上产生缓冲后感光信号V_buffered，之后才由读取电路30读出。其中，在重置阶段中，端点VX会通过开关元件SW2被连接至一个重置电压电平VDD，从而令感光信号V_sensed的电压电平上升至重置电压电平VDD。之后的感光阶段中，开关元件SW2被断开，电容C_S通过感光元件12放电，因此让端点VX的电压电平逐渐偏离重置电压电平VSS。最后，在读取阶段中，开关SW1导通，读取电路30读出缓冲后的感光信号V_buffered。然而，在某些光照情况不理想的情况下(例如，受光微弱或曝光时间很短)，感光信号V_sensed与重置电压电平VSS之间的变化不大，导致读取电路30所读出的缓冲后的感光信号V_buffered，无法确切地反映出像素电路10的受光情况。
技术实现思路
为了解决以上的问题，本专利技术提供一种用于缓冲像素电路的感光信号的缓冲电路。在本专利技术缓冲电路之中，包含一个设置为共源极组态的放大器，以及跨接于该放大器输入端与输出端的一电阻性元件。该电阻性元件结合共源极组态放大器，可放大感光信号的变化，更好地反映出光照情况。因此，本专利技术实质上提升了像素电路的感光效果。本专利技术的一实施例提供一种缓冲电路，该缓冲电路用于缓冲一像素电路的一感光信号，并且包含：一放大电路、一第一开关元件以及一电阻性元件。该放大电路的一控制端耦接于该像素电路的输出端，该放大电路的一第一端用以输出缓冲后感光信号，以及该放大电路的一第二端耦接于一参考电压。该第一开关元件具有一第一端耦接于该放大电路的控制端，以及一第二端耦接于该放大电路的第一端。该电阻性元件具有一第一端耦接于该放大电路的控制端，以及一第二端耦接于该放大电路的第一端。其中，该第一开关元件在一第一阶段中导通，以及在一第二阶段不导通；该放大电路在该第二阶段中产生该缓冲后感光信号。本专利技术的一实施例提供一种图像感测器，该图像感测器包含有：一像素电路阵列以及至少一个缓冲电路。该像素电路阵列包含有多个像素电路。该缓冲电路，用以缓冲该多个像素电路中至少一个像素电路上的感光信号。该缓冲电路包含：一放大电路、一第一开关元件以及一电阻性元件。该放大电路的一控制端耦接于该像素电路的输出端，该放大电路的一第一端用以输出缓冲后感光信号，以及该放大电路的一第二端耦接于一参考电压。该第一开关元件具有一第一端耦接于该放大电路的控制端，以及一第二端耦接于该放大电路的第一端。该电阻性元件具有一第一端耦接于该放大电路的控制端，以及一第二端耦接于该放大电路的第一端。其中，该第一开关元件在一第一阶段中导通，以及在一第二阶段不导通；该放大电路在该第二阶段中产生该缓冲后感光信号。附图说明图1为现有缓冲电路的架构与应用示意图。图2为根据本专利技术一实施例的缓冲电路的架构与应用示意图。图3至图5为本专利技术缓冲电路在不同阶段下的操作状态示意图。图6至图12为根据本发不同实施例中的缓冲电路的架构与应用示意图。图13为根据本专利技术一实施例的图像感测器的架构示意图。附图标记说明：10、100像素电路12、120感光元件20、110缓冲电路30、130读取电路121放大电路122、125电流源123电阻性元件SW1、SW2、SW11、SW12开关元件M1、M2、M3晶体管R电阻C_S、C_F电容300图像感测器310像素电路阵列具体实施方式在说明书及权利要求当中使用了某些词汇来指称特定的元件。所属领域中技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其他装置或连接手段间接地电性连接至该第二装置。本专利技术的概念将搭配不同实施例与相关图示来进行说明。其中，于不同图示中具有相同标号的元件或装置代表着其有相似的操作原理与技术技术效果。故，以下内文将会省略重复性的叙述。再者，文中所提及的“一实施例”代表针对该实施例所描述的特定特征、结构或者是特性是包含于本专利技术的至少一实施方式中。因此，文中不同段落中所出现的“一实施例”并非代表相同的实施例。因此，尽管以上对于不同实施例描述时，分别提及了不同的结构特征或是方法性的动作，但应当注意的是，这些不同特征可通过适当的修改而同时实现于同一特定实施方式中。请参考图2，该图为根据本专利技术一实施例的缓冲电路示意图。如图2所示，像素电路100包含有感光元件120以及寄生电容C_S。感光元件120对光照敏感，其阻抗随着光照的强度有所变化。在本专利技术的不同实施例中，感光元件120可为光敏电阻(photoresistor)或者是光电二极管(photodiode)，又或者是任何对光照敏感，且基于光照变化改变其阻抗值的元件，但本专利技术并不以此为限。像素电路100耦接至缓冲电路110。缓冲电路110用以缓冲像素电路100的输出端VX上的感光信号V_sensed，从而在端点VXS上输出缓冲后的感光信号V_buffered。缓冲电路110包含放大电路121、开关元件SW12、电流源122以及电阻性元件123。在本专利技术中，放大电路121可能包含一个或多个晶体管，或者还包含一个或多个无源元件(如：电阻、电容或电感)。放大电路121包含一控制端C、一第一端E1以及一第二端E2。其中，放大电路121的控制端C耦接开关SW12以及电阻性元件123的第一端。放大电路121的第一端E1耦接至电流源122以及开关SW12与电阻性元件123的第二端。放大电路121的第二端E2耦接于一接地端(或是一参考电压)。在本实施例中，放大电路121包含设置为共源极(commonsource)放大器的晶体管M1。其中，晶体管M1的栅极耦接放大电路121的控制端C，晶体管M1的漏极耦接放大电路121的第一端E1，而晶体管M1的源极则放大电路121的第二端E2。再者，缓冲电路110通过开关元件SW11耦接至读取电路130。当开关元件SW11导通时，读取电路130读取端点VXS上的缓冲后的感光信号V_buffered。请参考图3至图5，关于缓冲电路110操作状态的进一步说明。首先，在图3所示的一个重置阶段中，缓冲电路110中本文档来自技高网...

【技术保护点】
1.一种缓冲电路，用于缓冲一像素电路的一感光信号，包含：/n一放大电路，该放大电路的一控制端耦接于该像素电路的输出端，该放大电路的一第一端用以输出缓冲后感光信号，以及该放大电路的一第二端耦接于一参考电压；/n一第一开关元件，具有一第一端耦接于该放大电路的控制端，以及一第二端耦接于该放大电路的第一端；以及/n一电阻性元件，具有一第一端耦接于该放大电路的控制端，以及一第二端耦接于该放大电路的第一端；/n其中，该第一开关元件在一第一阶段中导通，以及在一第二阶段不导通；该放大电路在该第二阶段中产生该缓冲后感光信号。/n

【技术特征摘要】
20200302 US 62/983,7701.一种缓冲电路，用于缓冲一像素电路的一感光信号，包含：
一放大电路，该放大电路的一控制端耦接于该像素电路的输出端，该放大电路的一第一端用以输出缓冲后感光信号，以及该放大电路的一第二端耦接于一参考电压；
一第一开关元件，具有一第一端耦接于该放大电路的控制端，以及一第二端耦接于该放大电路的第一端；以及
一电阻性元件，具有一第一端耦接于该放大电路的控制端，以及一第二端耦接于该放大电路的第一端；
其中，该第一开关元件在一第一阶段中导通，以及在一第二阶段不导通；该放大电路在该第二阶段中产生该缓冲后感光信号。


2.如权利要求1所述的缓冲电路，其中该放大电路为共源极组态。


3.如权利要求1所述的缓冲电路，其中该放大电路包含有多个晶体管，且所述多个晶体管形成一叠接放大器。


4.如权利要求1所述的缓冲电路，其中该缓冲电路包含一电流源，该电流源耦接于该放大电路的第二端，且该电流源在该第一阶段中提供一电流给该像素电路。


5.如权利要求1所述的缓冲电路，其中该电阻性元件包含一主动式电阻或一被动式电阻中的至少一者。


6.如权利要求1所述的缓冲电路，另包含：

【专利技术属性】
技术研发人员：王仲益，林郁轩，彭子洋，
申请(专利权)人：神盾股份有限公司，神亚科技股份有限公司，
类型：发明
国别省市：中国台湾;71