延迟调制时钟分频制造技术

一种时钟分频器(200)包括时钟延迟线路(210)、延迟元件(250)、耦合到时钟延迟线路(210)并且被配置为选择延迟元件(250)中的一个的时钟延迟选择器(220)以及耦合到时钟延迟选择器(220)的位模式源(230、240)。时钟延迟线路(210)被配置为生成具有抑制的基本谱分量的调制分频时钟信号。

【技术实现步骤摘要】
【国外来华专利技术】延迟调制时钟分频
本专利技术涉及延迟调制时钟分频。
技术实现思路
根据本公开的各方面，一种时钟分频器包括：时钟延迟线路，其包括多个延迟元件；时钟延迟选择器，其耦合到时钟延迟线路并且被配置为选择多个延迟元件中的一个；以及位模式源，其耦合到时钟延迟选择器。时钟延迟线路被配置为生成具有抑制的基本谱分量的调制分频时钟信号。在本公开的其他方面中，一种射频(RF)采样接收器包括：RF采样模数转换器(ADC)，其被配置为以采样率对RF信号进行采样以形成采样信号。RF采样接收器进一步包括时钟发生器，该时钟发生器耦合到RF采样ADC并且被配置为以采样率生成根时钟信号以供RF采样ADC在对RF信号进行采样时使用。RF采样接收器进一步包括时钟分频器，该时钟分频器被配置为根据延迟调制时钟分频来对根时钟信号进行分频，以形成调制分频时钟信号。RF采样接收器进一步包括数字逻辑，该数字逻辑耦合到RF采样ADC和时钟分频器，并且被配置为以调制分频时钟信号的频率处理采样信号。在本公开的其他方面中，一种方法包括：针对第一数量的时钟周期(cycle)生成具有0上升沿延迟的调制分频时钟信号；接收二进制序列；并且确定二进制序列的第一位是否为1。该方法进一步包括：当二进制序列的第一位不为1时，针对第一数量的时钟周期生成具有0上升沿延迟的调制分频时钟信号；当二进制序列的第一位为1时，通过相对于前一个时钟周期将每个时钟周期的上升沿延迟增加一个量τhigh来生成调制分频时钟信号，从而使得针对第二数量的时钟周期的时钟时段(period)为8T-τhigh；并且针对在第二数量的时钟周期的结束之后的第三数量的时钟周期生成具有4T上升沿延迟的调制分频时钟信号，其中T是根时钟的时段，调制分频时钟信号至少部分地基于该根时钟。该方法进一步包括：确定二进制序列的第二位是否为0；当二进制序列的第二位不为0时，针对第四数量的时钟周期生成具有4T上升沿延迟的调制分频时钟信号；当二进制序列的第二位为0时，通过相对于另一个先前的时钟周期将每个时钟周期的上升沿延迟减少一个量τlow来生成调制分频时钟信号，从而使得针对第五数量的时钟周期的时钟时段为8T-τlow；并且针对在第五数量的时钟周期的结束之后的第六数量的时钟周期生成具有0上升沿延迟的调制分频时钟信号。附图说明图1示出了说明性射频(RF)采样接收器的框图。图2示出了说明性时钟分频器的框图。图3示出了时钟分频器中的时钟信号的说明性波形。图4示出了延迟调制时钟分频的说明性方法的流程图。具体实施方式在一些示例中，RF采样接收器被实现(诸如在无线基站接收器中)，以利用高速RF采样模数转换器(ADC)直接对接收到的RF信号进行采样。例如，利用数字下变频器(DDC)并且不利用RF或模拟域中的混频器来执行采样，从而促进RF采样接收器同时(或基本同时)对RF信号进行多频带接收。在一些示例中，RF采样接收器具有严格的性能要求，诸如无杂散动态范围(SFDR)性能、谱密度性能等。在至少一个示例中，RF采样接收器包括RF采样ADC以及另外的数字逻辑和/或模块两者，另外的数字逻辑和/或模块在RF信号被RF采样ADC转换为数字域之后进一步处理RF信号。在一些示例中，RF采样ADC的采样率(fs)很大(例如，每秒千兆采样的数量级)，而其余数字逻辑以较慢的速率操作，诸如在一个示例中频率为fs/8的速率(在一些示例中该频率是通过对另一个具有fs/4频率的时钟进行分频而得出的)。在一些示例中，将提供给RF采样ADC以便以fs对RF信号进行采样的时钟信号简单地分频以形成分频时钟(例如，fs/8时钟)会导致RF采样ADC的输出中的时钟混合杂散(clockmixingspurs)。例如，当数字逻辑以特定频率(例如，fs/8)计时时，该数字逻辑的数字操作以与8T时钟时段对应的周期率(periodicity)发生，其中T是提供给RF采样ADC的时钟信号的时段。这种周期性的活动耦合到模拟电路，并且在一些情况下会干扰RF采样ADC接收到的时钟信号。在各种示例中，干扰包括fs/8的倍数处的杂散分量。如果数字逻辑以fs/4的较高频率(周期率为4T，其中T＝1/fs)计时，则不存在频率fs/8处的杂散分量。然而，数字逻辑的这种更高的计时将要求数字逻辑以原始时钟频率的两倍被合成。在至少一些示例中，合成频率的这种加倍增加了数字逻辑的尺寸(例如，面积)，增加了数字逻辑消耗的功率，并且/或者防止了数字逻辑的定时关闭，从而导致数字逻辑无法实现。在至少一个示例中，当数字逻辑在时钟边沿上切换(toggle)时，在模拟域中出现杂散分量(例如，时钟混合杂散)。例如，对于具有fin频率的RF信号，数字逻辑切换会导致RF信号中的fin±fs/8、fin±fs/4、fin±2fs/8、fin±3fs/8、fin±2fs/4等频率处的杂散频率分量。在至少一个示例中，这些杂散频率分量限制了SFDR性能和/或不利地影响了RF采样ADC的输出。本说明书的至少一些方面提供了延迟调制时钟分频以生成分频数字时钟。在至少一个示例中，延迟调制分频时钟被生成以具有fs/8的平均频率。在至少一个示例中，延迟调制时钟信号的调制针对延迟调制分频时钟在0和4T之间调制时钟信号延迟，从而使得延迟调制时钟信号的边沿在时间上与fs/4数字时钟的奇数和偶数边沿两者对齐。以此方式，由延迟调制时钟信号计时的该数字逻辑的数字操作发生在fs/4数字时钟的奇数和偶数边沿两者处，从而减轻了出现在fs/8频率处的杂散分量。时钟边沿的这种对齐在下面关于图3进一步说明和描述。在至少一些示例中，延迟调制时钟分频减轻了由如上所述以分频时钟速率操作的数字逻辑所导致的杂散频率分量(例如，时钟混合杂散)。在至少一个示例中，时钟分频器电路实现延迟调制时钟分频。在各种示例中，时钟分频器电路实现在接收器中、RF采样接收器中或易受时钟混合杂散影响的任何其他数字设备中。在至少一个示例中，(针对fs/8的分频时钟频率)执行延迟调制时钟分频以减轻对于低于fs的频率的在fs/8频率处的时钟混合杂散，使得时钟混合杂散仅保持在fs/4频率处。尽管为了简化和易于理解而在本文中说明和描述为减轻fs/8频率处的杂散分量，但是本说明书的至少一些方面同样适用于减轻其他频率处的杂散分量。例如，本说明书的至少一些方面提供了实现时钟分频因子n以减轻fs/n杂散分量，使得根据本说明书的延迟调制跨越0、T、2T、...、(n-1)T的范围。参考图1，示出了说明性RF采样接收器100的框图。在至少一个示例中，RF采样接收器100包括第一RF采样ADC105、第二RF采样ADC110、时钟发生器115、时钟分频器120和数字逻辑125。在至少一个示例中，时钟分频器120实现如本文所述的延迟调制时钟分频。在各种示例中，数字逻辑125包括适合于处理被转换到数字域中的RF信号的任何一个或多个数字逻辑部件或设备，其范围在此不受限制。在至少一个示例中，数字逻辑125包括耦合到第一RF采样ADC105和第二RF采样ADC110中的每个的并行路径。在至少一个示例中本文档来自技高网...

【技术保护点】
1.一种时钟分频器，包括：/n时钟延迟线路，其包括多个延迟元件；/n时钟延迟选择器，其耦合到所述时钟延迟线路并且被配置为选择所述多个延迟元件中的一个；以及/n位模式源，其耦合到所述时钟延迟选择器，/n其中所述时钟延迟线路被配置为生成具有抑制的基本谱分量的调制分频时钟信号。/n

【技术特征摘要】
【国外来华专利技术】20180227 US 15/906,0001.一种时钟分频器，包括：
时钟延迟线路，其包括多个延迟元件；
时钟延迟选择器，其耦合到所述时钟延迟线路并且被配置为选择所述多个延迟元件中的一个；以及
位模式源，其耦合到所述时钟延迟选择器，
其中所述时钟延迟线路被配置为生成具有抑制的基本谱分量的调制分频时钟信号。


2.根据权利要求1所述的时钟分频器，其中所述位模式源是位模式发生器。


3.根据权利要求1所述的时钟分频器，其中所述位模式源是被配置为存储预定义位模式的位模式存储元件。


4.根据权利要求1所述的时钟分频器，进一步包括第二位模式源和多路复用器，其中所述位模式源耦合到所述多路复用器的第一输入，所述第二位模式源耦合到所述多路复用器的第二输入，并且所述多路复用器的输出耦合到所述时钟延迟选择器。


5.根据权利要求1所述的时钟分频器，其中所述时钟延迟线路被配置为：
接收分频因子和时钟信号；
从所述时钟延迟选择器接收延迟元件选择信号；并且
根据所述时钟延迟选择器对所述时钟信号进行调制，以形成具有所述抑制的基本谱分量的所述调制分频时钟信号。


6.根据权利要求5所述的时钟分频器，其中所述时钟信号的延迟在0和nT/2之间被调制以形成所述调制分频时钟信号，其中T是所述时钟信号的时段，并且n是所述时钟延迟线路的时钟分频因子。


7.根据权利要求6所述的时钟分频器，其中所述时钟延迟线路被进一步配置为至少部分地基于所述分频因子对所述时钟信号进行分频，以形成分频时钟信号。


8.根据权利要求5所述的时钟分频器，其中所述时钟延迟选择器根据从所述位模式源接收到的二进制序列的一个或多个位来生成所述延迟元件选择信号。


9.根据权利要求5所述的时钟分频器，其中所述时钟延迟线路被进一步配置为通过以多个增量步长将所述时钟信号的上升沿延迟或提前0和4T之间的量来形成所述调制分频时钟信号，其中T是所述时钟信号的时段，并且其中所述调制分频时钟信号的最大瞬时时钟频率受到所述多个增量步长的限制。


10.一种射频采样接收器即RF采样接收器，包括：
射频采样模数转换器即RF采样ADC，其被配置为以采样率对RF信号进行采样以形成采样信号；
时钟发生器，其耦合到所述RF采样ADC，并且被配置为以所述采样率生成根时钟信号，以供所述RF采样ADC在对所述RF信号进行采样时使用；
时钟分频器，其被配置为根据延迟调制时钟分频对所述根时钟信号进行分频，以形成调制分频时钟信号；以及
数字逻辑，其耦合到所述RF采样ADC和所述时钟分频器，并且被配置为以所述调制分频时钟信号的频率处理所述采样信号。


11.根据权利要求10所述的RF采样接收器，其中所述时钟分频器包括：
时钟延迟线路，其包括多个延迟元件；
时钟延迟选择器，其耦合到所述时钟延迟线路并且被配置为选择所述多个延迟元件中的一个；以及
位模式源，其耦合到所述时钟延迟选择器，
其中所述时钟延迟...

【专利技术属性】
技术研发人员：J·巴拉克里诗南，S·杜萨德，V·彭塔科阿，S·K·R·纳鲁，S·S·冈图里，N·S·B·阿雷马拉尔，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US