用于检测和减轻存储器媒体降级的方法以及使用所述方法的存储器装置制造方法及图纸

本发明专利技术提供存储器装置、系统及其操作方法。所述存储器装置可包括非易失性存储器阵列和控制电路。所述控制电路可经配置以：存储对应于在所述存储器装置处接收到的激活命令的数目的值；响应于接收到从主机装置接收的激活命令，更新所述值；以及响应于所述值超过预定阈值，触发由所述存储器装置执行的矫正动作。所述控制电路可进一步经配置以：存储对应于由所述存储器装置执行的刷新操作的数目的第二值；响应于执行刷新操作，更新所述第二值；以及响应于所述值超过第二预定阈值，触发由所述存储器装置执行的第二矫正动作。

【技术实现步骤摘要】
【国外来华专利技术】用于检测和减轻存储器媒体降级的方法以及使用所述方法的存储器装置
本公开大体上涉及半导体存储器装置，且更确切地说，涉及用于检测和减轻存储器媒体降级的方法以及使用所述方法的存储器装置。
技术介绍
存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器等各种电子装置相关的信息。频繁地提供存储器装置作为计算机或其它电子装置中的内部、半导体、集成电路和/或外部可移除装置。存在许多不同类型的存储器，包含易失性和非易失性存储器。包含随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等的易失性存储器可能要求所施加电力源维持其数据。相比之下，非易失性存储器即使在无外部供电时也可保持其所存储数据。非易失性存储器可用于各种各样技术中，包含快闪存储器(例如，“与非”和“或非”)相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻性随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等。改进存储器装置通常可包含增加存储器单元密度、增加读取/写入速度或另外减少操作等待时间、增加可靠性、增加数据保持、减少功率消耗或减少制造成本等。附图说明图1是示意性地说明根据本专利技术技术的实施例的存储器装置的框图。图2是说明根据本专利技术技术的实施例的操作存储器装置的方法的流程图。图3是说明根据本专利技术技术的实施例的操作存储器装置的方法的流程图。图4是说明根据本专利技术技术的实施例的操作存储器系统的方法的流程图。具体实施方式许多存储器媒体易受可使其性能随时间降级的各种效应影响。举例来说，一些存储器技术可经历因为改变所存储信息的值(例如通过添加电子和从电荷陷阱、浮动栅极或电容器去除电子而改变所存储电荷的量)而导致的磨损引起的降级(例如由于电介质击穿、材料迁移等)。其它存储器技术可经历印迹效应，其中维持数据状态持续延长的时间周期可导致使得随后改变数据状态或将不同数据状态可靠地存储在同一位置中更加困难的物理效应。因此，希望提供一种减轻这些效应来增加存储器装置的有用生命期和性能的方式。一种减轻存储器媒体的降级的方法涉及用主机装置来跟踪可导致存储器媒体的降级的活动(例如读取操作、写入操作、擦除操作、激活操作等)或情况(例如装置正常运行时间、数据状态的持续时间、环境条件等)。然而，此方法的一个缺点是将需要跨连接主机和存储器装置的存储器总线传送的关于存储器媒体的信息的量。此方法的另一缺点是当不同类型的存储器媒体连接到单个存储器总线时所造成的挑战，尤其是可响应于不同的活动和情况经历不同种类的降级的不同类型的存储器媒体。因此，本专利技术技术的若干实施例是针对存储器装置、包含存储器装置的系统，以及操作存储器装置和系统的方法，其中存储器装置经配置以独立于存储器主机检测和减轻存储器媒体降级。在一个实施例中，提供一种存储器装置，其包括非易失性存储器阵列和控制电路。所述控制电路经配置以：存储对应于在所述存储器装置处接收到的激活命令的数目的值；响应于接收到从主机装置接收的激活命令，更新所述值；以及响应于所述值超过预定阈值，触发由所述存储器装置执行的矫正动作。图1是具有根据本专利技术技术的实施例配置的存储器装置100的系统101的框图。如所示出，存储器装置100包含主存储器102(例如，DRAM、“与非”快闪存储器、“或非”快闪存储器、FeRAM、PCM等)和可操作地耦合到主机装置108(例如，上游中央处理器(CPU))的控制电路106。主存储器102包含多个存储器区或存储器单元120，其各自包含多个存储器单元122。存储器单元120可为个别存储器裸片、单一存储器裸片中的存储器平面、以穿硅通孔(TSV)垂直连接的存储器裸片堆叠等等。举例来说，在一个实施例中，存储器单元120中的每一者可由半导体裸片形成，且与其它存储器单元裸片布置在单个装置封装(未图示)中。在其它实施例中，多个存储器单元120可共同定位在单个裸片上和/或跨多个装置封装分布。在一些实施例中，存储器单元120还可细分成存储器区128(例如，存储体、等级、信道、块、页等)。存储器单元122可包含例如经配置以持续地或半持续地存储数据的浮动栅极、电荷陷阱、相位改变、电容式、铁电、磁阻和/或其它合适的存储元件。主存储器102和/或个别存储器单元120还可包含其它电路组件(未图示)，例如多路复用器、解码器、缓冲器、读取/写入驱动器、地址寄存器、数据输出/数据输入寄存器等，其用于存取和/或编程(例如，写入)存储器单元122和其它功能性，例如用于处理信息和/或与控制电路106或主机装置108通信。存储器单元122可布置成行124(例如，各自对应于一字线)和列126(例如，各自对应于一位线)。在其它实施例中，相比于所说明的实施例中所示，存储器单元122可以不同类型的层级和/或群组来布置。此外，尽管出于说明的目的，所说明的实施例中示出某一数目的存储器单元(memorycell)、行、列、块和存储器单元(memoryunit)，但存储器单元(memorycell)、行、列、区和存储器单元(memoryunit)的数目可变化，且在其它实施例中，相比于所说明的实例中所示，在比例上可更大或更小。举例来说，在一些实施例中，存储器装置100可包含仅一个存储器单元120。或者，存储器装置100可包含两个、三个、四个、八个、十个或更多(例如，16个、32个、64个或更多)存储器单元120。尽管图1中示出各自包含两个存储器区128的存储器单元120，但在其它实施例中，每一存储器单元120可包含一个、三个、四个、八个或更多(例如，16个、32个、64个、100个、128个、256个或更多)存储器区。在一个实施例中，控制电路106可与主存储器102(例如，包含命令/地址/时钟输入电路、解码器、电压和时序产生器、输入/输出电路等)提供在同一裸片上。在另一实施例中，控制电路106可以是微控制器、专用逻辑电路(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)、存储器裸片上的控制电路等)或其它合适的处理器。在一个实施例中，控制电路106可包含处理器，所述处理器经配置以执行存储在存储器中的指令以实施各种过程、逻辑流程以及例程以用于控制存储器装置100的操作，所述操作包含管理主存储器102和处置存储器装置100与主机装置108之间的通信。在一些实施例中，嵌入式存储器可包含存储例如存储器指针、所提取数据等的存储器寄存器。在本专利技术技术的另一实施例中，存储器装置可不包含控制电路，且可改为依靠外部控制(例如，由外部主机或由与存储器装置分离的处理器或控制器提供)。在操作中，控制电路106可直接写入或以其它方式编程(例如，擦除)主存储器102的各个存储器区。控制电路106经由主机-装置总线或接口110与主机装置108通信。在一些实施例中，主机装置108和控制电路106可经由专用存储器总线(例如DRAM总线(例如DDR4总线、DDR5总线、LPDDR4总线、LPDDR5总线等)或NAND总线(例如ONFI本文档来自技高网...

【技术保护点】
1.一种存储器装置，其包括：/n非易失性存储器阵列；以及/n控制电路，其经配置以：/n存储对应于在所述存储器装置处接收到的激活命令的数目的值；/n响应于接收到从主机装置接收的激活命令来更新所述值；以及/n响应于所述值超过预定阈值，触发由所述存储器装置执行的矫正动作。/n

【技术特征摘要】
【国外来华专利技术】20180323 US 15/933,6781.一种存储器装置，其包括：
非易失性存储器阵列；以及
控制电路，其经配置以：
存储对应于在所述存储器装置处接收到的激活命令的数目的值；
响应于接收到从主机装置接收的激活命令来更新所述值；以及
响应于所述值超过预定阈值，触发由所述存储器装置执行的矫正动作。


2.根据权利要求1所述的存储器装置，其中所述矫正动作包括请求来自所述主机装置的刷新命令，且调度进一步的矫正动作。


3.根据权利要求2所述的存储器装置，其中所述进一步的矫正动作包括响应于接收到所述所请求的刷新命令而执行的耗损均衡操作。


4.根据权利要求1所述的存储器装置，其中所述矫正动作包括调度将响应于从所述主机装置接收到的后续刷新命令而执行的耗损均衡操作。


5.根据权利要求1所述的存储器装置，其中所述矫正动作包括执行耗损均衡操作，而不等待接收来自所述主机装置的刷新命令。


6.根据权利要求1所述的存储器装置，其中更新所述值包括使所述值更新对应于装置温度、装置电压、装置正常运行时间或其组合的量。


7.根据权利要求1所述的存储器装置，其中所述矫正动作包括更新感测放大器权重、读取窗口预算、参考电压、样本时序或其组合。


8.根据权利要求1所述的存储器装置，其中所述矫正动作包括使所述值复位。


9.根据权利要求1所述的存储器装置，其中所述值是第一值，所述矫正动作是第一矫正动作，所述预定阈值是第一预定阈值，且所述控制电路进一步经配置以：
存储对应于由所述存储器装置执行的刷新操作的数目的第二值；
响应于执行刷新操作而更新所述第二值；以及
响应于所述值超过第二预定阈值，触发由所述存储器装置执行的第二矫正动作。


10.根据权利要求9所述的存储器装置，其中所述第二矫正动作包括更新感测放大器权重、读取窗口预算、参考电压、样本时序中的一或多者，或其组合。


11.根据权利要求9所述的存储器装置，其中所述第二矫正动作包括使所述第二值复位。


12.根据权利要求1所述的存储器装置，其中单个半导体裸片包括所述非易失性存储器阵列和所述控制电路。


13.根据权利要求1所述的存储器装置，其中所述非易失性阵列包括快闪阵列、相位改变阵列、铁电阵...

【专利技术属性】
技术研发人员：J·S·帕里，G·B·雷德，J·S·雷赫迈耶，T·B·考尔斯，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US