时序模型、时序模型建立方法、与相关的顶层分析方法技术

一种时序模型、时序模型建立方法、与相关的顶层分析方法。时序模型包含对应于门级网表的接口网表和特定内部网表。若门级网表包含未限制时脉树，且门级网表的边界时序限制信息未包含未限制时脉树的时序限制，则接口网表不包含门级网表中由未限制时脉树驱动的电路单元。特定内部网表交叉耦合至接口网表。上述的时序模型能增进顶层分析的准确度并减少分析所需时间。

【技术实现步骤摘要】
时序模型、时序模型建立方法、与相关的顶层分析方法
本揭示文件有关时序模型、时序模型建立方法、与相关的顶层分析方法，尤指适用于阶层式设计的时序模型、时序模型建立方法、与顶层分析方法。
技术介绍
在对复杂的电路设计进行验证时，静态时序分析(StaticTimingAnalysis)是常用的手段。静态时序分析可评估电路设计中每个可能的时脉路径是否会发生时序违规现象。然而，执行静态时序分析需要耗费庞大的计算资源。因此，业界常使用阶层式设计方法先将电路设计区分为多个区块，并执行区块层(block-level)分析以产生对应于各区块的简化时序模型。接着，时序模型才会被用来执行顶层(top-level)分析中的静态时序分析，以减少分析时所需要的时间与硬件资源。常见的时序模型包含提取时序模型(ExtractedTimingModel)、接口逻辑模型(InterfaceLogicModel)、以及超大规模模型(HyperScaleModel)。然而，上述的多种时序模型具有以下问题：包含过多非必要元件、包含过少必要元件、以及未充分考虑元件之间的信号耦合效应等等。因此，以上述的多种时序模型执行静态时序分析时，仍会耗费可观的时间，或是会无法得到准确的信号完整性(SignalIntegrity)分析结果。
技术实现思路
本揭示文件提供一种模型建立方法。模型建立方法用于建立对应于门级网表的时序模型，且包含以下流程：利用微处理器产生门级网表的接口网表，其中若门级网表包含未限制时脉树，且门级网表的边界时序限制信息未包含未限制时脉树的时序限制，则接口网表不包含门级网表中由未限制时脉树驱动的电路单元；利用微处理器产生门级网表的特定内部网表，其中特定内部网表交叉耦合至接口网表；利用微处理器依据接口网表与特定内部网表产生时序模型。在某些实施例中，产生该接口网表的流程包含：萃取位于一第一时脉路径上的多个电路单元，其中该第一时脉路径自该门级网表的一输入端至该门级网表的一第一暂存器；萃取位于一第二时脉路径上的多个电路单元，其中该第二时脉路径自该门级网表的一第二暂存器至该门级网表的一输出端；萃取位于一第三时脉路径上的多个电路单元，其中该第三时脉路径自该门级网表的该输入端至该输出端；以及萃取用于驱动该接口网表中任一暂存器的一时脉树。在某些实施例中，该第一暂存器是一第一级暂存器，该第二暂存器是一末级暂存器。在某些实施例中，该特定内部网表的转态时间早于该接口网表的转态时间。在某些实施例中，产生该门级网表的该特定内部网表的流程包含：萃取一攻击者网表，其中该攻击者网表耦接于一第一节点，该第一节点交叉耦合至该接口网表，且该第一节点的转态时间早于该接口网表的转态时间；萃取该攻击者网表的一扇入单元；萃取该攻击者网表的一下一级电路单元；以及萃取用于驱动该特定内部网表中任一暂存器的一时脉树。在某些实施例中，该模型建立方法另包含：产生一注解信息，其中该注解信息包含该接口网表和该特定内部网表的一到达时间，且该到达时间为常数。在某些实施例中，该到达时间被注解于该接口网表和该特定内部网表的其中一暂存器的一输入端。本揭示文件提供一种顶层分析方法。顶层分析方法包含以下流程：将电路设计区分为多个区块；利用微处理器读取多个区块的其中一者的门级网表、寄生元件信息、以及边界时序限制信息；利用微处理器建立对应于门级网表的时序模型，其中时序模型包含门级网表的接口网表和特定内部网表，且特定内部网表交叉耦合至接口网表；利用时序模型对电路设计进行顶层分析；其中若门级网表包含未限制时脉树，且门级网表的边界时序限制信息未包含未限制时脉树的时序限制，则接口网表不包含门级网表中由未限制时脉树驱动的电路单元。在某些实施例中，该接口网表包含：位于一第一时脉路径上的多个电路单元，其中该第一时脉路径自该门级网表的一输入端至该门级网表的一第一暂存器；位于一第二时脉路径上的多个电路单元，其中该第二时脉路径自该门级网表的一第二暂存器至该门级网表的一输出端；位于一第三时脉路径上的多个电路单元，其中该第三时脉路径自该门级网表的该输入端至该输出端；以及一时脉树，用于驱动该接口网表中任一暂存器。在某些实施例中，该第一暂存器是一第一级暂存器，该第二暂存器是一末级暂存器。在某些实施例中，该特定内部网表的转态时间早于该接口网表的转态时间。在某些实施例中，该特定内部网表包含：一攻击者网表，其中该攻击者网表耦接于一第一节点，该第一节点交叉耦合至该接口网表，且该第一节点的转态时间早于该接口网表的转态时间；该攻击者网表的一扇入单元；该攻击者网表的一下一级电路单元；以及一时脉树，用于驱动该特定内部网表中任一暂存器。在某些实施例中，该顶层分析方法另包含：产生该时序模型的一注解信息，其中该注解信息包含该接口网表和该特定内部网表的一到达时间，且该到达时间为常数。在某些实施例中，该到达时间被注解于该接口网表和该特定内部网表的其中一暂存器的一输入端。本揭示文件提供一种时序模型。时序模型包含对应于门级网表的接口网表和对应于门级网表的特定内部网表。若门级网表包含未限制时脉树，且门级网表的边界时序限制信息未包含未限制时脉树的时序限制，则接口网表不包含门级网表中由未限制时脉树驱动的电路单元。特定内部网表交叉耦合至接口网表。在某些实施例中，该接口网表包含：位于一第一时脉路径上的多个电路单元，其中该第一时脉路径自该门级网表的一输入端至该门级网表的一第一暂存器；位于一第二时脉路径上的多个电路单元，其中该第二时脉路径自该门级网表的一第二暂存器至该门级网表的一输出端；位于一第三时脉路径上的多个电路单元，其中该第三时脉路径自该门级网表的该输入端至该输出端；以及一时脉树，用于驱动该接口网表中任一暂存器。在某些实施例中，该第一暂存器是一第一级暂存器，该第二暂存器是一末级暂存器。在某些实施例中，该特定内部网表的转态时间早于该接口网表的转态时间。在某些实施例中，该特定内部网表包含：一攻击者网表，其中该攻击者网表耦接于一第一节点，该第一节点交叉耦合至该接口网表，且该第一节点的转态时间早于该接口网表的转态时间；该攻击者网表的一扇入单元；该攻击者网表的一下一级电路单元；以及一时脉树，用于驱动该特定内部网表中任一暂存器。在某些实施例中，一注解信息被注解于该接口网表和该特定内部网表的其中一暂存器的一输入端，该注解信息包含对应于该其中一暂存器的该输入端的一到达时间，且该到达时间为常数。上述的时序模型建立方法、顶层分析方法、以及时序模型能增进顶层分析的准确度并减少分析所需时间。附图说明图1为依据本揭示文件一实施例的区块的门级网表简化后的示意图；图2为依据本揭示文件一实施例的时序模型建立方法的流程图；图3A为对应图1的门级网表的接口网表简化后的示意图；图3B为对应图1的门级网表的特定内部网表简化后的示意图；图4为对应图1的门级网表的时序模型简化后的示意图；图5为本揭示文件一实施例的流程S212的细部流程本文档来自技高网...

【技术保护点】
1.一种时序模型建立方法，用于建立对应于一区块的一门级网表的一时序模型，其特征在于，该方法包含：/n利用一微处理器产生该门级网表的一接口网表，其中若该门级网表包含一未限制时脉树，且该门级网表的一边界时序限制信息未包含该未限制时脉树的时序限制，则该接口网表不包含该门级网表中由该未限制时脉树驱动的电路单元；/n利用该微处理器产生该门级网表的一特定内部网表，其中该特定内部网表交叉耦合至该接口网表；以及/n利用该微处理器依据该接口网表与该特定内部网表产生该时序模型。/n

【技术特征摘要】
1.一种时序模型建立方法，用于建立对应于一区块的一门级网表的一时序模型，其特征在于，该方法包含：
利用一微处理器产生该门级网表的一接口网表，其中若该门级网表包含一未限制时脉树，且该门级网表的一边界时序限制信息未包含该未限制时脉树的时序限制，则该接口网表不包含该门级网表中由该未限制时脉树驱动的电路单元；
利用该微处理器产生该门级网表的一特定内部网表，其中该特定内部网表交叉耦合至该接口网表；以及
利用该微处理器依据该接口网表与该特定内部网表产生该时序模型。


2.根据权利要求1所述的方法，其特征在于，产生该接口网表的流程包含：
萃取位于一第一时脉路径上的多个电路单元，其中该第一时脉路径自该门级网表的一输入端至该门级网表的一第一暂存器；
萃取位于一第二时脉路径上的多个电路单元，其中该第二时脉路径自该门级网表的一第二暂存器至该门级网表的一输出端；
萃取位于一第三时脉路径上的多个电路单元，其中该第三时脉路径自该门级网表的该输入端至该输出端；以及
萃取用于驱动该接口网表中任一暂存器的一时脉树。


3.根据权利要求2所述的方法，其特征在于，该第一暂存器是一第一级暂存器，该第二暂存器是一末级暂存器。


4.根据权利要求1所述的方法，其特征在于，该特定内部网表的转态时间早于该接口网表的转态时间。


5.根据权利要求4所述的方法，其特征在于，产生该门级网表的该特定内部网表的流程包含：
萃取一攻击者网表，其中该攻击者网表耦接于一第一节点，该第一节点交叉耦合至该接口网表，且该第一节点的转态时间早于该接口网表的转态时间；
萃取该攻击者网表的一扇入单元；
萃取该攻击者网表的一下一级电路单元；以及
萃取用于驱动该特定内部网表中任一暂存器的一时脉树。


6.根据权利要求1所述的方法，其特征在于，该方法另包含：
产生一注解信息，其中该注解信息包含该接口网表和该特定内部网表的一到达时间，且该到达时间为常数。


7.根据权利要求6的方法，其特征在于，该到达时间被注解于该接口网表和该特定内部网表的其中一暂存器的一输入端。


8.一种顶层分析方法，其特征在于，该方法包含：
将一电路设计区分为多个区块；
利用一微处理器读取该多个区块的其中一者的一门级网表、一寄生元件信息、以及一边界时序限制信息；
利用该微处理器建立对应于该门级网表的一时序模型，其中该时序模型包含该门级网表的一接口网表和一特定内部网表，且该特定内部网表交叉耦合至该接口网表；以及
利用该时序模型对该电路设计进行顶层分析；
其中若该门级网表包含一未限制时脉树，且该门级网表的一边界时序限制信息未包含该未限制时脉树的时序限制，则该接口网表不包含该门级网表中由该未限制时脉树驱动的电路单元。


9.根据权利要求8所述的方法，其特征在于，该接口网表包含：
位于一第一时脉路径上的多个电路单元，其中该第一时脉路径自该门级网表的一输入端至该门级网表的一第一暂存器；
位于一第二时脉路径上的多个电路单元，其中该第二时脉路径自该门级网表的一第二暂存器至该门级...

【专利技术属性】
技术研发人员：蔡孟修，廖信雄，蔡旻修，
申请(专利权)人：创意电子股份有限公司，台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71