一种延迟电路、时钟控制电路以及控制方法技术

本申请公开了一种延迟电路、时钟控制电路以及控制方法，延迟电路，包括藕接成一链的N级延迟单元，每级延迟单元包括四态门电路和反相电路，每级的四态门电路和反相电路的输入端相连，反相电路的另一输入端与下一级反相电路的输出相连；输入信号连接至第一级四态门电路、反相电路的输入端，并逐级通过四态门电路、反相电路延迟一定时间输出。

【技术实现步骤摘要】
一种延迟电路、时钟控制电路以及控制方法
本申请涉及一种集成电路，特别但不限于一种延迟电路、时钟控制电路以及控制方法。
技术介绍
延迟元件是一些集成电路和系统中的时钟分配网络的构造块。延迟元件用于限定数据在这些系统内传输(movement)的时间基准。可变延迟元件是用于在高速数字集成电路中进行精细、精确和准确的脉冲延迟(或相位)控制的基于反相器的电路。为了实现范围较宽的延迟或相位调整，可变延迟元件被是实现为反相器链。反相器链被称为延迟线。在许多集成电路中，在诸如DLL(延迟锁相环)、TDC(时间-数字转换器)、VCO(压控振荡器)、脉宽控制环(PWCL)等的系统中使用延迟线。在这些应用中，可变延迟元件被用于精确和准确的脉冲时间基准。现有的延迟线电路结构存在以下缺陷：在延迟控制信号切换时产生毛刺；输出信号占空比损失随延迟线级数增加而增加；输入负载随延迟线级数增加而线性增加。申请内容本申请采用一种简单易行的延迟单元，避免了控制信号切换时的毛刺，同时不损失占空比。在一个实施例中，本申请提供一种延迟电路，包括藕接成一链的N级延迟单元，每级延迟单元包括四态门电路和反相电路，每级的四态门电路和反相电路的输入端相连，反相电路的另一输入端与下一级反相电路的输出相连；输入信号连接至第一级四态门电路、反相电路的输入端，并逐级通过四态门电路、反相电路延迟一定时间输出。在另一个实施例中，本申请提供一种时钟控制电路，包括上述实施例中的延迟电路，时钟信号和屏蔽信号通过逻辑门连接至所述延迟电路的输入端；所述延迟电路的输出端连接逻辑电路模块。在另一个实施例中，本申请提供一种时钟控制方法，包括：控制第0至M-1级反相单元打开、上拉单元、下拉单元关闭，第M级反相单元关闭；控制第0至M-1级第一反相器关闭、第二反相器打开，第M级第一反相器打开、第二反相器关闭；时钟输入信号依次通过第0至M-1级反相单元、第M级第一反相器、第M-1级至第0级第二反相器输出。与现有技术相比，本申请至少具有以下有益效果：1)每一级延迟单元都完全相同，因此每级反相电路随工艺、电压、温度偏移造成的占空比损失也会被下一级反相电路完全补偿，从而没有占空比损失。2)延迟电路的内部节点电压成为稳定的高低电平交替分布，此时无论控制信号切换到任意一级打开或关闭，延时线内部节点电压仍然为稳定的高低电平交替分布，切换时不产生任何毛刺信号。附图说明本申请通过所附的附图用示例形式展示。附图应当被理解为作为示例而非限制，本申请的范围是由权利要求所限定的。图1是表示延迟电路实施例的框图。图2是表示四态门电路实施例的框图。图3是表示四态门电路实施例的图。图4是表示延迟单元实施例的图。图5是表示时钟控制电路实施例的图。图6是表示时钟控制电路另一个实施例的图。图7是表示一种实施例中时钟控制方法的流程图。图8是表示另一种实施例时钟控制方法的流程图。图9是表示另一种实施例时钟控制方法的流程图。具体实施方式参考图1所示，延迟电路包括藕接成一链的N级延迟单元10，每级延迟单元10包括四态门电路11和反相电路12，每级的四态门电路11和反相电路12的输入端相连，反相电路12的另一输入端与下一级反相电路12的输出相连，输入信号IN连接至第一级四态门电路11、反相电路12的输入端，逐级通过四态门电路11、反相电路12延迟一定时间输出OUT。参考图2所示，所述四态门电路11包括反相单元111、上拉单元112、下拉单元113，所述反相单元111、上拉单元112、下拉单元113的输出相连至下一级反相单元111的输入。参考图3所示，所述反相单元111包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2；所述第一PMOS晶体管P1和第一NMOS晶体管N1的栅极连接至上一级反相单元111的输出，其漏极连接至下一级反相单元111的输入；所述第一PMOS晶体管P1的源极连接第二PMOS晶体管P2的漏极，第二PMOS晶体管P2的源极接电源，其栅极连接第一控制指令enb；所述第一NMOS晶体管N1的源极连接第二NMOS晶体管N2的漏极，第二NMOS晶体管N2的源极接地，其栅极连接第二控制指令en，其中第一控制指令enb和第二控制指令en是一对反相的控制信号。所述上拉单元112包括第三PMOS晶体管P3，其栅极连接第三控制指令pu，源极接电源，漏极连接下一级反相单元111的输入，通过第三控制指令pu打开第三PMOS晶体管P3，将四态门电路10的输出端拉升为高电平，并稳定为高电平。所述下拉单元113包括第三NMOS晶体管N3，其栅极连接第四控制指令pd，源极接地，漏极连接下一级反相单元111的输入，通过第四控制指令pd打开第三NMOS晶体管N3，将四态门电路10的输出端下拉为低电平，并稳定为低电平。所述四态门电路11至少具有三种工作模式，分别为：反相单元111打开，上拉单元112、下拉单元113关闭，输出端信号取反；反相单元111、上拉单元112打开，下拉单元113关闭，输出端恒为高电平；反向单元111、下拉单元113打开，上拉单元112关闭，输出端恒为低电平。此外，本申请的四态门电路11中反相单元111、上拉单元112、下拉单元113均关闭的情况下，四态门电路处于高阻状态，具有高阻工作模式。参考图4所示，所述反相电路12包括第一反相器121、第二反相器122，所述第一反相器121、第二反相器122的输出端相连接，所述第一反相器121的输入连接同一级反相单元111的输入端，下一级第二反相器122的输出端连接上一级第二反相器122的输入端，所述第一反相器121连接第一控制指令enb，第二反相器122连接第二控制指令en。第一反相器121、第二反相器122分别处于打开或关闭的状态(例如，第一反相器121打开、第二反相器122关闭，或者第一反相器121关闭、第二反相器122打开)，使得四态门电路10的信号选择性通过反相电路12输出。在另一个实施例中，参考图5所示，本申请还提供一种时钟控制电路20，包括上述实施例中的延迟电路21，时钟信号clk_in和屏蔽信号gate_en通过一与逻辑门23连接至所述延迟电路的21输入端IN，屏蔽信号gate_en通过反相器24连接至与逻辑门23的输入端；所述延迟电路21的输出端OUT连接逻辑电路模块22。所述延迟电路21还包括输入信号Vinit和控制信号Code，如图4所示，输入信号Vinit连接至第N级第二反相单元122的输入端。控制信号Code用于控制延迟电路21输出锁定时间。在另一个实施例中，参考图6所示，本申请还提供一种时钟控制电路30，包括上述实施例中的延迟电路21，时钟信号clk_in和屏蔽信号gate_en通过一或逻辑门33连接至所述延迟电路的31输入端IN；所述延迟电路21的输出端OUT连接逻辑电路模块32。所述延本文档来自技高网...

【技术保护点】
1.一种延迟电路，包括藕接成一链的N级延迟单元，每级延迟单元包括四态门电路和反相电路，每级的四态门电路和反相电路的输入端相连，反相电路的另一输入端与下一级反相电路的输出端相连；输入信号连接至第一级四态门电路、反相电路的输入端，并逐级通过四态门电路、反相电路延迟一定时间输出。/n

【技术特征摘要】
1.一种延迟电路，包括藕接成一链的N级延迟单元，每级延迟单元包括四态门电路和反相电路，每级的四态门电路和反相电路的输入端相连，反相电路的另一输入端与下一级反相电路的输出端相连；输入信号连接至第一级四态门电路、反相电路的输入端，并逐级通过四态门电路、反相电路延迟一定时间输出。


2.如权利要求1所述的延迟电路，其中所述四态门电路包括反相单元、上拉单元、下拉单元，所述反相单元、上拉单元、下拉单元的输出端相连并且连接至下一级反相单元的输入端。


3.如权利要求2所述的延迟电路，其中所述反相单元包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管；
所述第一PMOS、第一NMOS晶体管的栅极连接至上一级反相单元的输出端，漏极连接至下一级反相单元的输入端；
所述第一PMOS晶体管的源极连接第二PMOS晶体管的漏极，第二PMOS晶体管的源极接电源，栅极连接第一控制指令；
所述第一NMOS晶体管的源极连接第二NMOS晶体管的漏极，第二NMOS晶体管的源极接地，栅极连接第二控制指令。


4.如权利要求2所述的延迟电路，其中所述上拉单元包括第三PMOS晶体管，其栅极连接第三控制指令，源极接电源，漏极连接下一级反相单元的输入端。


5.如权利要求2所述的延迟电路，其中所述下拉单元包括第三NMOS晶体管，其栅极连接第四控制指令，源极接地，漏极连接下一级反相单元的输入端。


6.如权利要求1所述的延迟电路，其中所述反相电路包括第一反相器、第二反相器，所述第一反相器、第二反相器的输出端相连接，所述第一反...

【专利技术属性】
技术研发人员：曲勃，陈金福，江立新，
申请(专利权)人：澜起科技股份有限公司，
类型：发明
国别省市：上海;31