半导体装置制造方法及图纸

本发明专利技术的半导体装置具备：支撑基板，具有第1主面及第2主面；第1导电类型的第1GaN层，设置于支撑基板的第1主面侧；第1导电类型的第2GaN层，设置于第1GaN层上；AlxGa1‑xN(0<x<1)层，设置于第2GaN层上；第2导电类型的第3GaN层，设置于AlxGa1‑xN(0<x<1)层上；第1导电类型的第4GaN层，设置于第3GaN层上；绝缘膜，至少覆盖第4GaN层上；沟槽栅极，从第4GaN层的上表面到达第2GaN层内；栅极电极，隔着栅极绝缘膜设置于沟槽栅极内；第1主电极，与第3GaN层连接；以及第2主电极，与第1主电极成对，第3GaN层的施主浓度低于第4GaN层的施主浓度。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置
本专利技术涉及半导体装置，特别涉及能够降低导通电阻且能够确保耐压的半导体装置。
技术介绍
近年来，使用能够使确保耐压的漂移层的厚度变薄且能够低导通电压化的宽带隙半导体的宽带隙半导体装置的开发活跃，特别是与具有形成于GaN(氮化镓)基板上的沟槽栅极的纵型的MOS场效应晶体管(沟槽MOSFET)有关的提案增加。一般而言，在纵型的沟槽MOSFET中，存在电场集中易于产生在沟槽栅极的底部这样的问题。为了提高绝缘破坏耐压，该部位的电场集中的缓和不可欠缺。作为缓和电场集中的构造的一个例子，考虑在沟槽栅极的附近配置p型杂质层的构造。由此，耗尽层从pn结界面扩大，能够缓和沟槽栅极端部的电场集中，能够将半导体装置设为高耐压。另一方面，配置于沟槽栅极的附近的p型杂质层由于阻碍通过沟道区域后的电子流的扩散，所以成为使导通电阻上升的主要原因。该电阻分量还被称为JFET(JunctionFieldEffectTransistor，结型场效应晶体管)电阻，具有随着半导体装置微细化而在使导通电阻上升的主要原因中所占的比值增加这样的性质。因此，为了同时实现半导体装置的高耐压化和低导通电阻化，对该JFET电阻的对策变得不可欠缺。例如，在专利文献1中，为了降低JFET电阻的影响，在p型体(body)区域的下部配置有n型的杂质层。配置于沟道区域的下部的高浓度的n型杂质层一般被称为电流扩散层(CSL：CurrentSpreadingLayer)。在专利文献1中，通过利用电流扩散层的配置提高漂移层的上端的横向的传导性，减轻JFET电阻的影响。另外，在专利文献1中，作为针对pn结界面的电场强度的上升的对策，在电流扩散层和p型体区域的界面配置有低浓度的n型杂质层。由此，抑制pn结界面的电场强度上升。另一方面，在专利文献2中，用AlGaN层和GaN层的2层构造(AlGaN/GaN构造)覆盖沟槽栅极的侧面以及底面。通过采用这样的构造，在AlGaN界面的GaN层产生二维电子气(2DEG：twodimensionalelectrongas)。由此，能够促进沟槽下部中的电子流的扩散。另外，在功率MOSFET中，雪崩耐量的确保非常重要。为了防止雪崩破坏，需要以使p型体区域的电位不上升的方式经由包含比较多的p型杂质的p+杂质层从源极电极抽出空穴。在专利文献3中，在沟槽栅极下部的n型漂移层内配置有p型的InGaN层。由此，在p型的InGaN层和n型的GaN层的下层界面，感应二维空穴气(2DHG：twodimensionalholegas)，空穴的移动被促进。进而，通过针对感应2DHG的2DHG区域连接导通电极，能够抽出空穴，提高雪崩耐量。现有技术文献专利文献专利文献1：日本特开2017-63174号公报专利文献2：日本特开2004-260140号公报专利文献3：日本特开2008-135575号公报
技术实现思路
专利文献1公开的构造在考虑沟槽栅极加工时的深度方向的偏差时，需要将低浓度的n型杂质层的厚度设计得厚。由此，沟槽栅极的端部和高浓度的n型的杂质层(CSL)的距离变远，所以存在电流扩散层的效果减弱这样的问题。另外，在pn结界面中设置有浓度比漂移层高的n型杂质层，所以存在无法避免pn结界面的电场强度上升而耐压易于降低的问题。关于专利文献2，虽然能够通过沟槽栅极下部的AlGaN/GaN构造，期待在沟槽栅极下部使电子流扩散的效果，但另一方面，由于在源极电极的下部未形成AlGaN/GaN构造，所以无法在占据装置面积的大部分的源极区域的下部使电子流扩散。通常，在沟槽栅极，除了侧壁部以外，成为不使电流流过的所谓无效区域，所以沟槽区域尽可能设计得窄。因此，即使在沟槽栅极的下部形成电流扩散层，由于在半导体装置中所占的面积窄，所以认为并非有效。另外，关于专利文献3，为了促进空穴的排出，在沟槽栅极下部的漂移层内配置有p型的InGaN层。InGaN层相比于GaN层，其带隙更窄，所以在漂移层的内部形成量子阱。虽然通过从该量子阱抽出空穴而雪崩耐量提高，但由于通过沟道区域后的电子被量子阱捕捉而易于再次结合，所以无法避免漏极电流降低。本专利技术是为了解决如上述的问题而完成的，其目的在于提供一种能够降低导通电阻且确保耐压并且提高雪崩耐量的半导体装置。本专利技术所涉及的半导体装置具备：支撑基板；第1导电类型的第1GaN层，设置于支撑基板的第1主面侧；第1导电类型的第2GaN层，设置于第1GaN层上；AlxGa1-xN(0<x<1)层，设置于第2GaN层上；第2导电类型的第3GaN层，设置于AlxGa1-xN(0<x<1)层上；第1导电类型的第4GaN层，设置于第3GaN层上；绝缘膜，至少覆盖第4GaN层上；沟槽栅极，从第4GaN层的上表面到达第2GaN层内；栅极电极，隔着栅极绝缘膜设置于沟槽栅极内；第1主电极，与第3GaN层连接；以及第2主电极，与第1主电极成对，第3GaN层的施主浓度低于第4GaN层的施主浓度。根据上述半导体装置，通过GaN/AlGaN/GaN的极化效果，在第2GaN层内感应二维电子气，在第3GaN层内感应二维空穴气。通过将二维电子气用作电流扩散层，第2GaN层的上层部处的水平方向的传导性显著提高，能够促进电子流的扩散来降低导通电阻。另外，在第3GaN层内感应二维空穴气，所以能够提高雪崩耐量。将二维电子气用作电流扩散层，所以在电流扩散层的形成中不需要追加的掺杂，所以能够确保耐压。附图说明图1是示出本专利技术所涉及的实施方式1的半导体装置的上表面结构的俯视图。图2是本专利技术所涉及的实施方式1的半导体装置的源极组件单元的剖面图。图3是本专利技术所涉及的实施方式1的半导体装置的栅极单元的剖面图。图4是本专利技术所涉及的实施方式1的半导体装置的末端(termination)单元的剖面图。图5是示意地示出本专利技术所涉及的实施方式1的半导体装置的源极组件单元中的主电流的路径的图。图6是说明本专利技术所涉及的实施方式1的半导体装置的制造方法的剖面图。图7是说明本专利技术所涉及的实施方式1的半导体装置的制造方法的剖面图。图8是说明本专利技术所涉及的实施方式1的半导体装置的制造方法的剖面图。图9是说明本专利技术所涉及的实施方式1的半导体装置的制造方法的剖面图。图10是说明本专利技术所涉及的实施方式1的半导体装置的制造方法的剖面图。图11是说明栅极电极和GaN层的交叠长的图。图12是说明本专利技术所涉及的实施方式1的半导体装置的制造方法的剖面图。图13是说明本专利技术所涉及的实施方式1的半导体装置的制造方法的剖面图。图14是说明本专利技术所涉及的实施方式1的半导体装置的制造方法的剖面图。图15是说明本专利技术所涉及的实施方式1的半导体装置的制造方法的剖面图。图16是说明本专利技术所涉及的实施方式1的半导体装置的制造方法的剖面图。图17是说明本专利技术所涉及的实施方式1的半导本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：/n支撑基板，具有第1主面及第2主面；/n第1导电类型的第1GaN层，设置于所述支撑基板的所述第1主面侧；/n第1导电类型的第2GaN层，设置于所述第1GaN层上；/nAlxGa1-xN层，设置于所述第2GaN层上，其中，0<x<1；/n第2导电类型的第3GaN层，设置于所述AlxGa1-xN层上，其中，0<x<1；/n第1导电类型的第4GaN层，设置于所述第3GaN层上；/n绝缘膜，至少覆盖所述第4GaN层上；/n沟槽栅极，从所述第4GaN层的上表面到达所述第2GaN层内；/n栅极电极，隔着栅极绝缘膜设置于所述沟槽栅极内；/n第1主电极，与所述第3GaN层连接；以及/n第2主电极，与所述第1主电极成对，/n所述第3GaN层的施主浓度低于所述第4GaN层的施主浓度。/n

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，具备：
支撑基板，具有第1主面及第2主面；
第1导电类型的第1GaN层，设置于所述支撑基板的所述第1主面侧；
第1导电类型的第2GaN层，设置于所述第1GaN层上；
AlxGa1-xN层，设置于所述第2GaN层上，其中，0<x<1；
第2导电类型的第3GaN层，设置于所述AlxGa1-xN层上，其中，0<x<1；
第1导电类型的第4GaN层，设置于所述第3GaN层上；
绝缘膜，至少覆盖所述第4GaN层上；
沟槽栅极，从所述第4GaN层的上表面到达所述第2GaN层内；
栅极电极，隔着栅极绝缘膜设置于所述沟槽栅极内；
第1主电极，与所述第3GaN层连接；以及
第2主电极，与所述第1主电极成对，
所述第3GaN层的施主浓度低于所述第4GaN层的施主浓度。


2.根据权利要求1所述的半导体装置，其中，
所述AlxGa1-xN层具有5～40nm的厚度，其中，0<x<1，
关于Al组成，x为0.15～0.35。


3.根据权利要求1所述的半导体装置，其中，
所述第1主电极经由在厚度方向贯通所述第4GaN层而到达所述第3GaN层内的接触部而与所述第3GaN层连接。


4.根据权利要求1所述的半导体装置，其中，
所述栅极绝缘膜由至少包含SiO2膜的多层膜构成。


5.根据权利要求1所述的半导体装置，其中，
所述栅极电极至少包含TiN膜或者多晶硅膜。


6.根据权利要求1所述的半导体装置，其中，
第2GaN层、所述第3GaN层、所述AlxGa1-xN层以及所述第4GaN层构成台面构造，其中，0<x<1
所述台面构造的侧面部按照正锥形倾斜，与所述侧面部连续的底面部由所述第2GaN层构成，
所述绝缘膜覆盖所述台面构造的所述侧面部以及所述底面部。


7.根据权利要求6所述的半导体装置，其中，
所述台面构造的所述底面部的从所述支撑基板起的高度位置位于比所述沟槽栅极的底面靠下的位置。


8.根据权利要求6所述的半导体装置，其中，
所述绝缘膜包含含硅的硅氧烷树脂膜。


9.根据权利要求8所述的半导体装置，其中，
所述第1主电极与焊盘电极电连接，
所述绝缘膜被设置成从所述台面构造的所述侧面部到所述底面部阶段性地变厚，
所述焊盘电极隔着所述绝缘膜覆盖所述侧面部以及所述底面部之上，在所述底面部上具有终端部。


10.根据权利要求1所述的半导体装置，其中，
所述沟槽栅极在厚度方向贯通所述第4GaN层、所述第3GaN层以及所述AlxGa1-xN层而到达所述第2GaN层内，所述沟槽栅极的侧面包含所述第4GaN层、所述第3GaN层以及所述AlxGa1-xN层的端面，其中，0<x&l...

【专利技术属性】
技术研发人员：林田哲郎，南條拓真，绵引达郎，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP