除错系统技术方案

本发明专利技术提供一种除错系统。除错系统包括除错卡以及电子装置。除错卡显示对应于一除错码的除错结果。除错卡包括第一连接端口。第一连接端口具有第一引脚以及第二引脚。第一引脚被施加具有第一逻辑电平的识别信号。电子装置包括处理器以及第二连接端口。处理器执行除错操作以提供除错码。第二连接端口具有第三引脚以及第四引脚。当第二连接端口与第一连接端口电性连接时，通过第三引脚接收识别信号，依据识别信号经由第四引脚将除错码提供至第一连接端口，并且第二引脚接收除错码。

【技术实现步骤摘要】
除错系统
本专利技术涉及一种除错系统，尤其涉及一种能够在不用拆卸电子装置的情况下获知除错结果的除错系统。
技术介绍
电子装置(例如是台式电脑或笔记本电脑)在开发获验证过程中，会经历至少一次的除错操作，藉以排除电子装置的运作异常。然而，现行的除错操作所提供的除错结果需要通过拆卸电子装置(例如是拆卸电子装置的外壳)才能够被取得。因此，获知除错操作的除错结果的便利性必须被改善。
技术实现思路
本专利技术提供一种能够在不用拆除电子装置的情况下获知除错结果的除错系统。本专利技术的除错系统包括除错卡以及电子装置。除错卡经配置以显示对应于一除错码的除错结果。除错卡包括第一连接端口。第一连接端口具有第一引脚以及第二引脚。第一引脚被施加具有第一逻辑电平的识别信号。电子装置包括处理器以及第二连接端口。处理器经配置以执行一除错操作以提供除错码。第二连接端口耦接于处理器。第二连接端口具有第三引脚以及第四引脚。当第二连接端口与第一连接端口电性连接时，通过第三引脚接收识别信号，并依据识别信号经由第四引脚将除错码提供至第一连接端口，并且第二引脚经配置以接收除错码。基于上述，当除错卡与电子装置电性连接时，第二连接端口会通过第三引脚接收到识别信号，并依据识别信号经由第四引脚将除错码提供至第一连接端口。因此，第二连接端口可依据识别信号识别出除错卡与电子装置已完成电性连接。第二连接端口会经由第四引脚将除错码提供至第一连接端口。如此一来，除错系统能够在不用拆除电子装置的情况下获知除错结果。附图说明图1是依据本专利技术一实施例所示出的除错系统的系统示意图；图2是依据本专利技术一实施例所示出的第二连接端口的电路示意图；图3是依据本专利技术一实施例所示出的除错码的波形以及位于第四引脚的波形示意图。附图标号说明：100:除错系统110:除错卡112:第一连接端口114:解码器116:显示器120:电子装置122:处理器124:第二连接端口DDB:除错码PIN_1:第一引脚PIN_2:第二引脚PIN_3:第三引脚PIN_4:第四引脚SID:识别信号VB:参考电压源GND:接地Q1:第一晶体管Q2:第二晶体管R:电阻器INV:反相器DS:解码信号V:电压值t:时间S_PIN_4:位于第四引脚的波形具体实施方式请参考图1，图1是依据本专利技术一实施例所示出的除错系统的系统示意图。在本实施例中，除错系统100包括除错卡110以及电子装置120。电子装置120可例如是台式电脑、笔记本电脑或伺服器。除错卡110能够与电子装置120进行可拆卸式地组装以获得除错码DDB，显示对应于除错码DDB的除错结果。在本实施例中，除错卡110包括第一连接端口112。第一连接端口112至少具有第一引脚PIN_1以及第二引脚PIN_2。第一引脚PIN_1被施加具有第一逻辑电平的识别信号SID。在本实施例中，第一逻辑电平为高逻辑电平(本专利技术并不以此为限)。因此，第一引脚PIN_1的逻辑电平会维持于高逻辑电平。第二引脚PIN_2在除错卡110与电子装置120电性连接时接收除错码DDB。在本实施例中，电子装置120包括处理器122以及第二连接端口124。处理器122执行除错操作以提供除错码DDB。也就是说，处理器122会对电子装置120执行除错操作，藉以提供除错操作后的除错码DDB。第二连接端口124耦接于处理器122。第二连接端口124具有第三引脚PIN_3以及第四引脚PIN_4。在本实施例中，当第二连接端口124与第一连接端口112电性连接时(当除错卡110与电子装置120电性连接时)，第二连接端口124的第三引脚PIN_3与第一连接端口112的第一引脚PIN_1电性连接，并且第二连接端口124的第四引脚PIN_4与第一连接端口112的第二引脚PIN_2电性连接。因此，第二连接端口124通过第三引脚PIN_3接收到识别信号SID。第二连接端口124依据识别信号SID经由第四引脚PIN_4将除错码DDB提供至第一连接端口112。换句话说，第二连接端口124可依据识别信号SID识别出除错卡110与电子装置120已完成电性连接。第二连接端口124会经由第四引脚PIN_4将除错码DDB提供至第一连接端口112的第二引脚PIN_2。如此一来，除错系统100能够在不用拆除电子装置120的情况下获知除错结果。在另一方面，第二连接端口124在没有接收到识别信号SID的情况下，第二连接端口124会经由第四引脚PIN_4将低逻辑电平信号提供至第一连接端口112。也就是说，当第二连接端口124与除错卡110以外的外部装置电性连接时，第二连接端口124不提供除错码DDB，而是提供低逻辑电平信号。在本实施例中，除错卡110还包括解码器114以及显示器116。解码器114耦接于第二引脚PIN_2，藉以接收除错码DDB。解码器114将除错码DDB进行解码以产生解码信号DS。显示器116耦接于解码器114。显示器116接收解码信号DS，并显示对应于解码信号DS的除错结果。在本实施例中，显示器116可以是由至少一个7段显示器(seven-segmentdisplay)来实现，然本专利技术并不以次为限。在一些实施例中，显示器116可以是液晶显示器(liquidcrystaldisplay，LCD)、发光二极管(light-emittingdiode，LED)显示器、有机发光二极管(OrganicLight-EmittingDiode，OLED)显示器等提供显示功能的显示装置。在本实施例中，第一连接端口112是通用串行总线(UniversalSerialBus，USB)。第二连接端口124也是通用串行总线。以第一连接端口112以及第二连接端口124为USB3.0形式的连接端口为例，第一连接端口112的第一引脚PIN_1是通用串行总线中的第一接地引脚(如，GND_DRAIN引脚)。第一连接端口112的第二引脚PIN_2是通用串行总线中的第二接地引脚(如，GND引脚)。第二连接端口124的第三引脚PIN_3是通用串行总线中的第一接地引脚(如，GND_DRAIN引脚)。第二连接端口124的第四引脚PIN_4是通用串行总线中的第二接地引脚(如，GND引脚)。因此，当第二连接端口124与第一连接端口112电性连接时，第二连接端口124的第一接地引脚会与第一连接端口112的第一接地引脚电性连接，并且第二连接端口124的第二接地引脚会与第一连接端口112的第二接地引脚电性连接电性连接。进一步来说明，请同时参考图1以及图2，图2是依据本专利技术一实施例所示出的第二连接端口的电路示意图。在本实施例中，第二连接端口124包括第一晶体管Q1、第二晶体管Q2、反相器INV以及电阻器R。第一晶体管Q1的第一端用以接收除错码DDB。第一晶体管Q1的第二端耦接至第四引脚PIN_4。第一晶体管Q1的本文档来自技高网...

【技术保护点】
1.一种除错系统，其特征在于，所述除错系统包括：/n除错卡，经配置以显示对应于除错码的除错结果，其中所述除错卡包括：/n第一连接端口，具有第一引脚以及第二引脚，其中所述第一引脚被施加具有第一逻辑电平的识别信号；以及/n电子装置，包括：/n处理器，经配置以执行除错操作以提供所述除错码；以及/n第二连接端口，耦接于所述处理器，具有第三引脚以及第四引脚，其中当所述第二连接端口与所述第一连接端口电性连接时，通过所述第三引脚接收所述识别信号，依据所述识别信号经由所述第四引脚将所述除错码提供至所述第一连接端口，其中所述第二引脚经配置以接收所述除错码。/n

【技术特征摘要】
20190118 US 62/793,8971.一种除错系统，其特征在于，所述除错系统包括：
除错卡，经配置以显示对应于除错码的除错结果，其中所述除错卡包括：
第一连接端口，具有第一引脚以及第二引脚，其中所述第一引脚被施加具有第一逻辑电平的识别信号；以及
电子装置，包括：
处理器，经配置以执行除错操作以提供所述除错码；以及
第二连接端口，耦接于所述处理器，具有第三引脚以及第四引脚，其中当所述第二连接端口与所述第一连接端口电性连接时，通过所述第三引脚接收所述识别信号，依据所述识别信号经由所述第四引脚将所述除错码提供至所述第一连接端口，其中所述第二引脚经配置以接收所述除错码。


2.根据权利要求1所述的除错系统，其特征在于，所述第一连接端口为第一通用串行总线，其中所述第一引脚为所述第一通用串行总线的第一接地引脚，其中所述第二引脚为所述第一通用串行总线的第二接地引脚。


3.根据权利要求2所述的除错系统，其特征在于，所述第二连接端口为第二通用串行总线，其中所述第三引脚为所述第二通用串行总线的第一接地引脚，其中所述第四引脚为所述第二通用串行总线的第二接地引脚。


4.根据权利要求2所述的除错系统，其特征在于，当所述第二连接端口与所述除错卡以外的外部装置电性连接时，经由所述第四引脚将低逻辑电平信号提供至所述第一连接端口。


5.根据权利要求1所述的除错系统，其特征在于，当所述第二...

【专利技术属性】
技术研发人员：陈中亮，谢秉成，
申请(专利权)人：仁宝电脑工业股份有限公司，
类型：发明
国别省市：中国台湾;71