一种基于FPGA的10G光纤传输装置及其传输方法制造方法及图纸

技术编号:24946585 阅读:38 留言:0更新日期:2020-07-17 23:03
本发明专利技术公开了一种基于FPGA的10G光纤传输装置及其传输方法,所述传输装置包括互相连接的4K无损视频发送模块和4K无损视频接收模块,所述4K无损视频发送模块包括依次连接的编码模块、高速串行收发模块一,所述编码模块前端连接有视频输入模块0和视频输入模块1,所述4K无损视频接收模块包括依次连接的高速串行收发模块二、解码模块和内存控制模块,所述内存控制模块后段连接有视频输出模块0和视频输出模块1。本发明专利技术采用1路10Gbps光纤可实现两路4K30P视频的无损传输,从而可以节约光纤路数,进一步节约传输成本。

【技术实现步骤摘要】
一种基于FPGA的10G光纤传输装置及其传输方法
:本专利技术属于视频传输
,特别涉及一种基于FPGA的10G光纤传输装置及其传输方法。
技术介绍
:YUV422格式的4K30P无损视频的传输时需要采用5.94Gbps的带宽。使用XilinxKintex系列FPGA的高速收发器,最高单路传输带宽是10.3125Gbps,这样单路高速收发器只能传输1路4K30P无损视频,造成了带宽的浪费;而传2路4K30P带宽需要11.88Gbps,带宽又不够。公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解,而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
技术实现思路
:本专利技术的目的在于提供一种基于FPGA的10G光纤传输装置及其传输方法,从而克服上述现有技术中的缺陷。为实现上述目的,本专利技术提供了一种基于FPGA的10G光纤传输装置,包括4K无损视频发送模块和4K无损视频接收模块,所述4K无损视频发送模块包括依次连接的编码模块、高速串行收发模块一,所述编码本文档来自技高网...

【技术保护点】
1.一种基于FPGA的10G光纤传输装置,其特征在于:包括4K无损视频发送模块和4K无损视频接收模块,所述4K无损视频发送模块包括依次连接的编码模块、高速串行收发模块一,所述编码模块前端连接有视频输入模块0和视频输入模块1,所述4K无损视频接收模块包括依次连接的高速串行收发模块二、解码模块和内存控制模块,所述内存控制模块后段连接有视频输出模块0和视频输出模块1,所述视频输入模块0用于连接4K摄像头0、视频输入模块1用于连接4K摄像头1,所述视频输出模块0用于连接4K显示0、视频输出模块1用于连接4K显示1,所述内存控制模块还用于连接DDR3内存。/n

【技术特征摘要】
1.一种基于FPGA的10G光纤传输装置,其特征在于:包括4K无损视频发送模块和4K无损视频接收模块,所述4K无损视频发送模块包括依次连接的编码模块、高速串行收发模块一,所述编码模块前端连接有视频输入模块0和视频输入模块1,所述4K无损视频接收模块包括依次连接的高速串行收发模块二、解码模块和内存控制模块,所述内存控制模块后段连接有视频输出模块0和视频输出模块1,所述视频输入模块0用于连接4K摄像头0、视频输入模块1用于连接4K摄像头1,所述视频输出模块0用于连接4K显示0、视频输出模块1用于连接4K显示1,所述内存控制模块还用于连接DDR3内存。


2.根据权利要求1所述的一种基于FPGA的10G光纤传输装置,其特征在于:所述编码模块包括JPEG_LS编码模块左0、JPEG_LS编码模块右0、JPEG_LS编码模块左1、JPEG_LS编码模块右1和两路视频融合缓存,所述JPEG_LS编码模块左0、JPEG_LS编码模块右0与视频输入模块0连接,所述JPEG_LS编码模块左1、JPEG_LS编码模块右1与视频输入模块1连接,所述两路视频融合缓存与高速串行收发模块一连接。


3.根据权利要求2所述的一种基于FPGA的10G光纤传输装置,其特征在于:所述解码模块包括帧头检测与行缓存、JPEG_LS解码模块左0、JPEG_LS解码模块右0、JPEG_LS解码模块左1、JPEG_LS解码模块右1和两路视频分离缓存,所述帧头检测与行缓存与高速串行收发模块二连接,所述两路视频分离缓存与内存控制模块连接。


4.根据权利要求3所述的一种基于FPGA的10G光纤传输装置,其特征在于:所述JPEG_LS编码模块左0、JPEG_LS编码模块右0、JPEG_LS编码模块左1、JPEG_LS编码模块右1均由三个yuv2err模块和两个err2bit模块构成,所述三个yuv2err模块分别产生Y、U、V三个通道的预测误差,两个err2bit模块分别负责产生Y和UV通道码流。


5.根据权利要求4所述的一种基于FPGA的10G光纤传输装置,其特征在于:所述解码模块是编码模块的逆过程,所述JPEG_LS解码模块左0、JPEG_LS解码模块右0、JPEG_LS解码模块左1、JPEG_LS解码模块右1均由两个err2bit模块和三个yuv2err模块构成,所述两个err2bit模块分别解码Y和UV通道码流,所述三个yuv2err模块分别重建Y、U、V三个通道的数据。


6.一种基于FPGA的10...

【专利技术属性】
技术研发人员:陈霄翔汪小光范益波段锴博李小炜
申请(专利权)人:上海复瞰科技有限公司
类型:发明
国别省市:上海;31

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