一种同步电路及其同步方法、显示装置制造方法及图纸

一种同步电路及其同步方法、显示装置，所述同步电路包括：输入相位延迟子电路、第1至第N+1个数据帧头累加子电路、判决子电路，所述输入相位延迟子电路设置为对第二数据端输入的第二信号进行相位延迟后通过所述N个输出端输出延迟信号；所述第K个数据帧头累加子电路设置为：当所述第K个数据帧头累加子电路的输入端的输入数据与第一数据相等时，进行一次计数，通过所述输出端输出第K个计数结果，计数次数到达N次后重新开始计数；所述判决子电路设置为，将输入的第1至第N个计数结果分别与第N+1个计数结果进行比较，当第n个计数结果与第N+1个计数结果相等时，将通过节点A

【技术实现步骤摘要】
一种同步电路及其同步方法、显示装置
本申请实施例涉及显示技术，尤指一种同步电路及其同步方法、显示装置。
技术介绍
高分辨率PIN(PositiveIntrinsic-Negative，光电二极管)屏中，采用多片readoutic(读出电路)，该多片readoutic的数据可能存在延时，导致像素不均匀，必要进行改进。
技术实现思路
本申请实施例提供了一种同步电路及其同步方法、显示装置，消除延时，实现信号同步。一方面，本申请实施例提供了一种同步电路，包括：输入相位延迟子电路、第1至第N+1个数据帧头累加子电路、判决子电路，所述N大于等于2，其中：所述输入相位延迟子电路的第一输入端耦接第二数据端，所述输入相位延迟子电路包括N个输出端，所述N个输出端分别耦接到节点Am，m为1至N；所述输入相位延迟子电路设置为对第二数据端输入的第二信号进行相位延迟后通过所述N个输出端输出延迟信号，且不同输出端的延迟信号的相位延迟量不同；所述第K个数据帧头累加子电路的输入端耦接到节点AK，K为1至N+1，所述第K个数据帧头累加子本文档来自技高网...

【技术保护点】
1.一种同步电路，包括：输入相位延迟子电路、第1至第N+1个数据帧头累加子电路、判决子电路，所述N大于等于2，其中：/n所述输入相位延迟子电路的第一输入端耦接第二数据端，所述输入相位延迟子电路包括N个输出端，所述N个输出端分别耦接到节点A

【技术特征摘要】
1.一种同步电路，包括：输入相位延迟子电路、第1至第N+1个数据帧头累加子电路、判决子电路，所述N大于等于2，其中：
所述输入相位延迟子电路的第一输入端耦接第二数据端，所述输入相位延迟子电路包括N个输出端，所述N个输出端分别耦接到节点Am，m为1至N；所述输入相位延迟子电路设置为：对第二数据端输入的第二信号进行相位延迟后通过所述N个输出端输出延迟信号，且不同输出端的延迟信号的相位延迟量不同；
所述第K个数据帧头累加子电路的输入端耦接到节点AK，K为1至N+1，所述第K个数据帧头累加子电路的输出端耦接到节点BK；所述节点AN+1耦接到第一数据端；所述第K个数据帧头累加子电路设置为：当所述第K个数据帧头累加子电路的输入端的输入数据与第一数据相等时，进行一次计数，通过所述输出端输出第K个计数结果，计数次数到达N次后重新开始计数；
所述判决子电路耦接到所述节点AK和所述节点BK，所述判决子电路设置为，将输入的第1至第N个计数结果分别与第N+1个计数结果进行比较，当第n个计数结果与第N+1个计数结果相等时，将通过节点An输入的所述延迟信号通过第一输出端输出作为同步信号。


2.根据权利要求1所述的同步电路，其特征在于，所述判决子电路包括第1至第N个数据输出判决子电路，其中：
所述第j个数据输出判决子电路的第一输入端耦接节点Bj，第二输入端耦接节点BN+1，第三输入端耦接节点Aj，第四输入端耦接第j+1个数据输出判决子电路的第一输出端，j为1至N-1；所述第N个数据输出判决子电路的第一输入端耦接节点BN，第二输入端耦接节点BN+1，第三输入端耦接所述节点AN，第四输入端耦接所述第一数据端；所述数据输出判决子电路设置为：将所述数据输出判决子电路的第一输入端的信号和所述数据输出判决子电路的第二输入端的信号进行比较，当二者相同时选择第三输入端的信号通过第一输出端输出。


3.根据权利要求1所述的同步电路，其特征在于，所述输入相位延迟子电路包括N组D触发器，第1组D触发器的输入端为所述输入相位延迟子电路的第一输入端，第m组D触发器的输入端耦接第m-1组D触发器的输出端，每个D触发器的时钟输入端耦接第一时钟信号端，所述N组D触发器的N个输出端为所述输入相位延迟子电路的N个输出端。


4.根据权利要求1所述的同步电路，其特征在于，所述第K个数据帧头累加子电路包括：第K累加器、第K帧头存储器、第2K-1选通器、第2K选通器、第N+K组D触发器，其中，
所述第K帧头存储器的输入端为所述第K个数据帧头累加子电路的输入端，所述第N+K组D触发器的输出端为所述第K个数据帧头累加子电路的输出端；
所述第K帧头存储器的输出端耦接所述第2K-1选通器的第二输入端，所述第2K-1选通器的第一输入端耦接第一电压端，所述第2K-1选通器的输出端耦接所述第N+K组D触发器的使能端，所述第N+K组D触发器的时钟输入端耦接第一时钟信号端，所述第N+K组D触发器的输入端耦接所述第2K选通器的输出端，所述第2K选通器的第一输入端耦接第二电压端，所述第2K选通器的第二输入端耦接所述第K累加器的输出端，所述第K累加器的第二输入端耦接第一电压端，所述第K累加器的第一输入端耦接所述第2K-1选通器的选通端、所述第2K选通器的选通端、以及，所述第N+K组D触发器的输出端。


5.根据权利要求2所述的同步电路，其特征在于，所述第m个数据输出判决子电路包括:第m比较器、第2N+m+1D触发器和第2N+m+2选通器，其中：
所述第m比较器的输出端耦接所述第2N+m+1D触发器的输入端，所述第2N+m+1D触发器的时钟输入端耦接第一时钟信号端，第2N+m+1D触发器的输出端耦接所述第2N+m+2选通器的选通端；
所述第m比较器的第一输入端为所述第m数据输出判决子电路的第一输入端，所述第m比较器的第二输入端为所述第m数据输出判决子电路的第二输入端，所述第2N+m+2选通器的第一输入端为所述第m数据输出判决子电路的第三输入端，所述第2N+m+2选通器的第二输入端为所述第m数据输出判决子电路的第四输入端，所述第2N+m+2选通器的输出端为所述第m数据输出判决子电路的第一输出端。


6.根据权利要求1所述的同步电路，其特征在于，
所述判决子电路还设置为，将第1至第N个计数结果分别与第N+1个计数结果进行比较的比较结果分别通过第2至第N+1输出端输出；
所述同步电路还包括数据输出缓存子电路，所述数据输出缓存子电路的第一输入端耦接所述判决子电路的第一输出端，所述数据输出缓存子电路的第二输入端耦接所述第一数据端，所述数据输出缓存子电路的第3输入端至第N+2输入端分别耦接所述判决子电路的第2至第N+1输出端，所述数据输出缓存子电路的时钟输入端耦接第二时钟信号端，所述数据输出缓存子电路设置为：缓存从所述第一输入端和所述第二输入端输入的信号，将从所述第一输入端输入的信号转换到预设时钟域后通过第一输出端输出，将从所述第二输入端输入的信号转换到所述预设时钟域后通过第二输出端输出，以及，根据所述判决子电路输入的所述比较结果确定同步是否完成的使能信号并通过第三输出端输出所述使能信号。


7.根据权利要求6所述的同步电路，其特征在于，所述数据输出缓存子电路包括第3N+2组D触发器、第3N+3组D触发器、第3N+4D触发器、第3N+3选通器至第4N选通器，其中，
所述第3N+2组D触发器的时钟输入端、所述第3N+3组D触发器的时钟输入端、所述第3N+4...

【专利技术属性】
技术研发人员：唐大伟，黄继景，杨志明，吴琼，卢尧，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京;11