一种信息处理芯片放电电路制造技术

本发明专利技术涉及服务器技术领域，提供一种信息处理芯片放电电路，包括Core电电源轨放电单元和若干个非Core电电源轨放电单元，Core电电源轨放电单元将Core电的电压V

【技术实现步骤摘要】
一种信息处理芯片放电电路
本专利技术属于服务器
，尤其涉及一种信息处理芯片放电电路。
技术介绍
伴随云计算的发展，信息化逐渐覆盖到社会的各个领域。人们的日常工作生活越来越多的通过网络来进行交流，网络数据量也在不断增加，这对FPGA信息处理能力提出了更高的要求，推动了FPGA的升级与换代。随着FPGA的升级与换代，信息处理能力提高了，随之而来的是功耗的大幅提升，每个电源轨上电容的也越来越多，这导致了FPGA停止工作后，不同电源轨的放电时间变长。但是由于FPGA要求在其断电后，其各电源轨要在一定时间内下降到安全电压值，并且各电源轨与核电之间的压差要控制在一定范围内。因此，为了满足芯片各电源轨放电的要求，现有设计方法为电阻与MOS管串联后并联在各电源轨的供电线路上，并通过控制MOS的开关以达到放电的目的。但是，放电电阻一旦确定其放电速度就确定了，而且其阻值随着时间与温度的变化会逐渐变大，放电速度难以保证，并且没有考虑各电源轨与核电间的压差,以及检查放电完成后的电压。
技术实现思路
针对现有技术中的缺陷，本专利技术提供本文档来自技高网...

【技术保护点】
1.一种信息处理芯片放电电路，其特征在于，包括Core电电源轨放电单元和若干个非Core电电源轨放电单元，所述Core电电源轨放电单元和非Core电电源轨放电单元均与放电控制端连接；/n所述Core电电源轨放电单元，用于根据所述放电控制端的断电控制信号，将Core电的电压V

【技术特征摘要】
1.一种信息处理芯片放电电路，其特征在于，包括Core电电源轨放电单元和若干个非Core电电源轨放电单元，所述Core电电源轨放电单元和非Core电电源轨放电单元均与放电控制端连接；
所述Core电电源轨放电单元，用于根据所述放电控制端的断电控制信号，将Core电的电压VCore与第一电压的进行大小比较，当Core电的电压VCore大于第一电压时，对Core电电源轨进行快速放电；
所述非Core电电源轨放电单元，根据所述放电控制端的断电控制信号，将Core电的电压VCore与非Core电的电压V非Core的差值和第二参考电压进行大小比较，当差值大于第二参考电压时，对非Core电电源轨进行快速放电。


2.根据权利要求1所述的信息处理芯片放电电路，其特征在于，所述第一参考电压为0.1V电压，所述第二参考电压为0.7V电压。


3.根据权利要求2所述的信息处理芯片放电电路，其特征在于，所述Core电电源轨放电单元包括第一差分放大器、场效应管Q3、场效应管Q5和放电电阻R3；
所述第一差分放大器的输入端为VCore电压信号和0.1V电压信号，输出端连接场效应管Q3的栅极，所述场效应管Q3的漏极与电阻R3连接，所述电阻R3的另一端与0.9VCore电电源轨连接，所述场效应管Q3的源极接地；
所述0.9VCore电电源轨与所述电阻R3之间的电路上设有第一电路节点，所述第一电路节点引出的线路与DC-DC转换芯片U3的针脚VOUT连接，所述DC-DC转换芯片U3的针脚EN与放电控制端连接；
所述第一差分放大器的输出端与所述场效应管Q3之间的线路上设有第二电路节点，所述第二电路节点引出的线路与所述场效应管Q5的漏极连接，所述场效应管Q5的源极接地，所述场效应管Q5的栅极与放电控制端连接。


4.根据权利要求3所述的信息处理芯片放电电路，其特征在于，所述信息处理芯片放电电路还包括一辅助放电单元；
所述辅助放电单元与所述Core电电源轨放电单元连接，且用于所述Core电电源轨放电单元放电预设时间后，所述第一差分放大器判断所述Core电的电压VCore是否大于0.1V电压，当Core...

【专利技术属性】
技术研发人员：李颖超，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：江苏;32