具有双量子点的电子组件的制造方法技术

本发明专利技术涉及一种用于制造具有双量子点(21、22)和双栅极(131、132)的电子组件的方法，所述方法包括提供衬底(10)，所述衬底被半导体材料层(12)与在所述半导体材料层上方形成的介电材料层(150)的堆叠覆盖，所述方法包括以下步骤：‑在所述介电材料层(150)上形成硬掩模(140)；‑根据所述掩模的图案蚀刻介电材料层(150)和半导体材料层(12)，以形成半导体纳米线(120)与介电硬掩模(140)的堆叠；‑在整个晶圆上沉积栅极材料(131、132)；‑实施平坦化，直到到达所述介电硬掩模(140)，以在所述纳米线的两侧上形成彼此电隔离的第一和第二栅极(131、132)。

【技术实现步骤摘要】
【国外来华专利技术】具有双量子点的电子组件的制造方法本专利技术涉及具有量子点或量子岛的电子组件，尤其涉及具有双量子点或双量子岛的电子组件的制造方法。量子电子学为性能的改进提供了基础。与经典电子学类似，量子位代表量子电子学计算的基本元素。在经典电子学中，布尔计算是使用具有两种可能状态之一的位进行的。量子位是本征态|0>和|1>的叠加。量子点或量子岛是量子电子学的基本元素。量子点使用半导体纳米结构形成势阱，以将电子或空穴限制在空间的三个维度中。然后，以纯量子自由度编码量子信息：当前是电子的1/2自旋。量子点旨在捕获孤立的电子以存储量子比特。与使用二进制逻辑的系统相比，量子点则使其能够受益于大大增加的计算能力。Betz等人于2015年5月4日出版的题为“DispersivelydetectedPauliSpinBlockadeinasiliconnanowireFET”的文档描述了一种量子电子组件。电子组件的制造包括提供被半导体材料层覆盖的衬底。蚀刻半导体材料层以限定纳米线的图案。然后将第一和第二层介电材料沉积在整个晶圆上。然后，该制造包括定义光刻掩模的步骤，本文档来自技高网...

【技术保护点】
1.一种用于制造具有双量子点(2)和双栅极的电子组件(2)的方法，所述方法包括提供衬底(10)，所述衬底被半导体材料层(12)与在所述半导体材料层上方形成的介电材料层(14)的堆叠覆盖，所述方法包括以下步骤：/n-在所述介电材料层上形成掩模；/n-根据所述掩模的图案蚀刻介电材料层(14)和半导体材料层(12)，以形成半导体纳米线(120)与介电硬掩模(140)的堆叠；/n-在整个晶圆上沉积栅极材料；/n-实施平坦化，直到到达所述介电硬掩模(140)，以在所述纳米线的两侧上形成彼此电隔离的第一和第二栅极(131、132)。/n

【技术特征摘要】
【国外来华专利技术】20171026 FR 17601031.一种用于制造具有双量子点(2)和双栅极的电子组件(2)的方法，所述方法包括提供衬底(10)，所述衬底被半导体材料层(12)与在所述半导体材料层上方形成的介电材料层(14)的堆叠覆盖，所述方法包括以下步骤：
-在所述介电材料层上形成掩模；
-根据所述掩模的图案蚀刻介电材料层(14)和半导体材料层(12)，以形成半导体纳米线(120)与介电硬掩模(140)的堆叠；
-在整个晶圆上沉积栅极材料；
-实施平坦化，直到到达所述介电硬掩模(140)，以在所述纳米线的两侧上形成彼此电隔离的第一和第二栅极(131、132)。


2.根据权利要求1所述的制造方法，所述方法还包括以下步骤：在沉积栅极材料的所述步骤之前，相对于所述半导体纳米线(120)选择性地部分蚀刻介电硬掩模(140)的宽度。


3.根据权利要求2所述的制造方法，其中，实施所述部分蚀刻，使得所述介电硬掩模(140)在两侧上具有相对于纳米线(120)的至少2nm的缩回。


4.根据权利要求3所述的制造方法，其中，实施所述部分蚀刻，以使所述介电硬掩模(140)的宽度减小至少2nm。

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【专利技术属性】
技术研发人员：西尔万·巴罗，路易斯·于坦，莫德·维内，
申请(专利权)人：原子能和替代能源委员会，
类型：发明
国别省市：法国;FR